JPH04289939A - 主記憶のページ履歴管理回路 - Google Patents
主記憶のページ履歴管理回路Info
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- JPH04289939A JPH04289939A JP3053064A JP5306491A JPH04289939A JP H04289939 A JPH04289939 A JP H04289939A JP 3053064 A JP3053064 A JP 3053064A JP 5306491 A JP5306491 A JP 5306491A JP H04289939 A JPH04289939 A JP H04289939A
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- 230000000717 retained effect Effects 0.000 description 1
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置の主記憶
装置に関し、特に主記憶のページ単位での使用頻度管理
を行う主記憶のページ履歴管理回路に関する。
装置に関し、特に主記憶のページ単位での使用頻度管理
を行う主記憶のページ履歴管理回路に関する。
【０００２】
【従来の技術】従来例について図面を参照して説明する
。
。
【０００３】図３は従来例のページ履歴管理回路の内部
ブロックのブロック図、図４は従来例のページ履歴管理
回路のブロック図である。
ブロックのブロック図、図４は従来例のページ履歴管理
回路のブロック図である。
【０００４】図３、図４において、従来例のページ履歴
管理回路は、内部ブロックＢ３４とプロセッサＡ３２と
プロセッサＢ３３とが接続されており、内部ブロックＢ
３４は、複数のページを持つ主記憶１、Ｒ／Ｃビット生
成回路２、ページアドレス生成回路３、Ｒ／Ｃビット専
用メモリ素子４、Ｒ／Ｃビット出力回路８、セレクタ９
、コマンドデコーダ２９から構成されている。
管理回路は、内部ブロックＢ３４とプロセッサＡ３２と
プロセッサＢ３３とが接続されており、内部ブロックＢ
３４は、複数のページを持つ主記憶１、Ｒ／Ｃビット生
成回路２、ページアドレス生成回路３、Ｒ／Ｃビット専
用メモリ素子４、Ｒ／Ｃビット出力回路８、セレクタ９
、コマンドデコーダ２９から構成されている。
【０００５】ここで、主記憶１は６４Ｋページのメモリ
を持つている。
を持つている。
【０００６】プロセッサＡ３２よりコマンド信号線２８
に出力されたコマンド信号がコマンドデコーダ２９によ
ってデコードされた読み出し信号か書き込み信号が主記
憶装置読み出し信号線１０又は主記憶装置書き込み信号
線１１により複数のページを持つ主記憶装置１に出力さ
れる。同時に、プロセッサＡ３２からアドレス信号線１
２に出力されたアドレス信号によって複数のページを持
ち主記憶１の１つのページにアクセスされる。Ｒ／Ｃビ
ット生成回路２は、主記憶読み出し信号線１０又は主記
憶書き込み信号線１１の信号を取り込み、Ｒビット、Ｃ
ビットを生成してＲビット信号線１６とＣビット信号線
１７にそれぞれＲビット信号、Ｃビット信号を出力する
。また、ページアドレス生成回路３は、プロセッサＡ３
２からアドレス信号線１２に出力されたアドレス信号を
取り込みページアドレスを生成してページアドレス信号
線１９を介してＲ／Ｃビット専用メモリ素子４に出力す
る。
に出力されたコマンド信号がコマンドデコーダ２９によ
ってデコードされた読み出し信号か書き込み信号が主記
憶装置読み出し信号線１０又は主記憶装置書き込み信号
線１１により複数のページを持つ主記憶装置１に出力さ
れる。同時に、プロセッサＡ３２からアドレス信号線１
２に出力されたアドレス信号によって複数のページを持
ち主記憶１の１つのページにアクセスされる。Ｒ／Ｃビ
ット生成回路２は、主記憶読み出し信号線１０又は主記
憶書き込み信号線１１の信号を取り込み、Ｒビット、Ｃ
ビットを生成してＲビット信号線１６とＣビット信号線
１７にそれぞれＲビット信号、Ｃビット信号を出力する
。また、ページアドレス生成回路３は、プロセッサＡ３
２からアドレス信号線１２に出力されたアドレス信号を
取り込みページアドレスを生成してページアドレス信号
線１９を介してＲ／Ｃビット専用メモリ素子４に出力す
る。
【０００７】ここで、Ｒ／Ｃビット生成回路２で生成さ
れたＲビットとＣビットのデータは、セレクタ９のセレ
クタ信号３０によってＲＣメモリ書き込みタイミング信
号線１４が選択され、タイミング信号線１８に出力され
たタイミング信号のタイミングでページアドレス生成回
路３からページアドレス信号線１９に出力されたページ
アドレス信号に示すアドレスに書き込まれる。
れたＲビットとＣビットのデータは、セレクタ９のセレ
クタ信号３０によってＲＣメモリ書き込みタイミング信
号線１４が選択され、タイミング信号線１８に出力され
たタイミング信号のタイミングでページアドレス生成回
路３からページアドレス信号線１９に出力されたページ
アドレス信号に示すアドレスに書き込まれる。
【０００８】プロセッサＡ３２又はプロセッサＢ３３が
主記憶にアクセスし、書き込み命令又は読み出し命令を
行う度に以上の動作を行う。
主記憶にアクセスし、書き込み命令又は読み出し命令を
行う度に以上の動作を行う。
【０００９】プロセッサＡ３２があるページのＲ／Ｃビ
ット情報を知りたい時にはプロセッサＡ３２がＲ／Ｃビ
ット情報要求信号線１５に要求信号を出力し、Ｒ／Ｃビ
ット出力回路８に取り込まれる。他プロセッサが知りた
いページアドレスをページアドレス生成回路３で生成し
、そのページアドレス信号と、セレクタ９のセレクタ信
号３０でＲＣメモリ読み出しタイミング信号線１３が選
択され、セレクタ９よりタイミング信号線１８に出力さ
れたタイミング信号でＲ／Ｃビット専用メモリ素子４か
らＲビット、Ｃビット信号がそれぞれＲビット信号線２
２、Ｃビット信号線２３に出力され、Ｒ／Ｃビット出力
回路８によりＲ／Ｃビット出力信号線２４に出力されて
プロセッサＡ３２に転送される。
ット情報を知りたい時にはプロセッサＡ３２がＲ／Ｃビ
ット情報要求信号線１５に要求信号を出力し、Ｒ／Ｃビ
ット出力回路８に取り込まれる。他プロセッサが知りた
いページアドレスをページアドレス生成回路３で生成し
、そのページアドレス信号と、セレクタ９のセレクタ信
号３０でＲＣメモリ読み出しタイミング信号線１３が選
択され、セレクタ９よりタイミング信号線１８に出力さ
れたタイミング信号でＲ／Ｃビット専用メモリ素子４か
らＲビット、Ｃビット信号がそれぞれＲビット信号線２
２、Ｃビット信号線２３に出力され、Ｒ／Ｃビット出力
回路８によりＲ／Ｃビット出力信号線２４に出力されて
プロセッサＡ３２に転送される。
【００１０】すなわち、ページ毎にＲビットとＣビット
を１ビットずつ持ち、読み出し命令によりそのページに
アクセスされると、Ｒビットのみが“１”となり、書き
込み命令によりそのページにアクセスされるとＲビット
とＣビット共に“１”となり、その状態が保持されてい
てこの２ビットを見て、どのページが参照されたか、ま
た、どのページが書き換えが行われたかを判断している
。
を１ビットずつ持ち、読み出し命令によりそのページに
アクセスされると、Ｒビットのみが“１”となり、書き
込み命令によりそのページにアクセスされるとＲビット
とＣビット共に“１”となり、その状態が保持されてい
てこの２ビットを見て、どのページが参照されたか、ま
た、どのページが書き換えが行われたかを判断している
。
【００１１】
【発明が解決しようとする課題】上述したように従来の
ページ履歴管理回路は、一度読み出し命令又は書き込み
命令であるページがアクセスされると、Ｒビットは“１
”を保持したままとなるので、そのページを参照したか
どうかということは判断できるが、使用頻度が分からず
、外部記憶と頻度の低いページのページ単位での転送が
行えないという欠点がある。
ページ履歴管理回路は、一度読み出し命令又は書き込み
命令であるページがアクセスされると、Ｒビットは“１
”を保持したままとなるので、そのページを参照したか
どうかということは判断できるが、使用頻度が分からず
、外部記憶と頻度の低いページのページ単位での転送が
行えないという欠点がある。
【００１２】本発明の目的は、従来のページ履歴管理回
路の内部ブロックに、複数のページを持つ主記憶とＲ／
Ｃビット生成回路から出力されたＲビットによりページ
アドレス生成回路で示されたページがどの程度使用され
たかの使用頻度を表わす使用頻度カウンタと、主記憶の
持ちページ有と同数で１対１に対応したブロックに分か
れておりアクセスされた主記憶のページと対応したブロ
ックがページアドレス生成回路より出力されるページア
ドレス信号によってアクセスされそのブロックのカウン
トデータを使用頻度カウンタに出力しカウントアップし
た後同じブロックに格納することが可能なカウンタ保持
用メモリ部と、他プロセッサからのページ使用履歴要求
信号を受け取ることでカウンタ保持用メモリ部からのデ
ータを受け取り受け取ったデータ値を小さい順から並べ
かえることが可能なソート回路とを追加することにより
、上記の欠点を解消し、ページ毎の使用頻度がわかり、
より正確なページ管理ができ、外部記憶と頻度の低いペ
ージのページ単位での転送を行うことができる主記憶の
ページ履歴管理回路を提供することにある。
路の内部ブロックに、複数のページを持つ主記憶とＲ／
Ｃビット生成回路から出力されたＲビットによりページ
アドレス生成回路で示されたページがどの程度使用され
たかの使用頻度を表わす使用頻度カウンタと、主記憶の
持ちページ有と同数で１対１に対応したブロックに分か
れておりアクセスされた主記憶のページと対応したブロ
ックがページアドレス生成回路より出力されるページア
ドレス信号によってアクセスされそのブロックのカウン
トデータを使用頻度カウンタに出力しカウントアップし
た後同じブロックに格納することが可能なカウンタ保持
用メモリ部と、他プロセッサからのページ使用履歴要求
信号を受け取ることでカウンタ保持用メモリ部からのデ
ータを受け取り受け取ったデータ値を小さい順から並べ
かえることが可能なソート回路とを追加することにより
、上記の欠点を解消し、ページ毎の使用頻度がわかり、
より正確なページ管理ができ、外部記憶と頻度の低いペ
ージのページ単位での転送を行うことができる主記憶の
ページ履歴管理回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明の主記憶のページ
履歴管理回路は、複数のページを持つ主記憶装置と主記
憶読み出し信号又は主記憶書き込み信号によりこのペー
ジの参照の有無を示すビットであるＲビットとこのペー
ジの書き換えの有無を示すビットであるＣビットを生成
するＲ／Ｃビット生成回路と、他プログラムから出力さ
れたアドレス信号を取り込みページアドレス信号を生成
するページアドレス生成回路と、Ｒ／Ｃビット生成回路
から出力されたＲビット、Ｃビットをページアドレス生
成回路からのページアドレス信号とセレクタによって選
択されたＲＣメモリ書き込みタイミング信号を取り込む
ことでページ毎にＲビットとＣビットの書き込みを行い
そのデータを一時保存するＲ／Ｃビット専用メモリ素子
と、Ｒ／Ｃビット生成回路から出力されたＲビットによ
りページアドレス生成回路で示されたページがどの程度
使用されたかの使用頻度を表わす使用頻度カウンタと、
主記憶装置の持つページ数と同数で１対１に対応するブ
ロックに分かれておりアクセスされた主記憶装置のペー
ジに対応したブロックがページアドレス生成回路より出
力されるページアドレス信号によってアクセスされその
ブロックのカウントデータを使用頻度カウンタに出力し
カウントアップした後同じブロックに格納するカウンタ
保持用メモリ部と、他プロセッサからのページ使用履歴
要求信号を受け取ることでカウンタ保持用メモリ部から
のデータを受け取り受け取ったデータ値を小さい順から
並べ換えその結果を他のプロセッサに送出するソート回
路と、Ｒ／Ｃビット専用メモリ素子に格納されているＲ
ビット、Ｃビットを他プロセッサからのＲ／Ｃビット情
報要求信号を受け取ることによって他プロセッサに出力
するＲ／Ｃビット出力回路とを有している。
履歴管理回路は、複数のページを持つ主記憶装置と主記
憶読み出し信号又は主記憶書き込み信号によりこのペー
ジの参照の有無を示すビットであるＲビットとこのペー
ジの書き換えの有無を示すビットであるＣビットを生成
するＲ／Ｃビット生成回路と、他プログラムから出力さ
れたアドレス信号を取り込みページアドレス信号を生成
するページアドレス生成回路と、Ｒ／Ｃビット生成回路
から出力されたＲビット、Ｃビットをページアドレス生
成回路からのページアドレス信号とセレクタによって選
択されたＲＣメモリ書き込みタイミング信号を取り込む
ことでページ毎にＲビットとＣビットの書き込みを行い
そのデータを一時保存するＲ／Ｃビット専用メモリ素子
と、Ｒ／Ｃビット生成回路から出力されたＲビットによ
りページアドレス生成回路で示されたページがどの程度
使用されたかの使用頻度を表わす使用頻度カウンタと、
主記憶装置の持つページ数と同数で１対１に対応するブ
ロックに分かれておりアクセスされた主記憶装置のペー
ジに対応したブロックがページアドレス生成回路より出
力されるページアドレス信号によってアクセスされその
ブロックのカウントデータを使用頻度カウンタに出力し
カウントアップした後同じブロックに格納するカウンタ
保持用メモリ部と、他プロセッサからのページ使用履歴
要求信号を受け取ることでカウンタ保持用メモリ部から
のデータを受け取り受け取ったデータ値を小さい順から
並べ換えその結果を他のプロセッサに送出するソート回
路と、Ｒ／Ｃビット専用メモリ素子に格納されているＲ
ビット、Ｃビットを他プロセッサからのＲ／Ｃビット情
報要求信号を受け取ることによって他プロセッサに出力
するＲ／Ｃビット出力回路とを有している。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１５】図１は本発明の一実施例の主記憶のページ
履歴管理回路の内部ブロックのブロック図、図２は本実
施例の主記憶のページ履歴管理回路のブロック図である
。
履歴管理回路の内部ブロックのブロック図、図２は本実
施例の主記憶のページ履歴管理回路のブロック図である
。
【００１６】図１、図２において、本実施例の主記憶の
ページ履歴管理回路は、内部ブロックＡ３１とプロセッ
サＡ３２とプロセッサＢ３３とが接続されており、内部
ブロックＢ３４は、複数のページを持つ主記憶１、Ｒ／
Ｃビット生成回路２、ページアドレス生成回路３、Ｒ／
Ｃビット専用メモリ素子４、使用頻度カウンタ５、カウ
ンタ保持用メモリ部６、ソート回路７、Ｒ／Ｃビット出
力回路８、セレクタ９、レジスタ２７、コマンドデコー
ダ２９から構成されている。
ページ履歴管理回路は、内部ブロックＡ３１とプロセッ
サＡ３２とプロセッサＢ３３とが接続されており、内部
ブロックＢ３４は、複数のページを持つ主記憶１、Ｒ／
Ｃビット生成回路２、ページアドレス生成回路３、Ｒ／
Ｃビット専用メモリ素子４、使用頻度カウンタ５、カウ
ンタ保持用メモリ部６、ソート回路７、Ｒ／Ｃビット出
力回路８、セレクタ９、レジスタ２７、コマンドデコー
ダ２９から構成されている。
【００１７】ここで、主記憶１は６４Ｋページのメモリ
を持つている。
を持つている。
【００１８】プロセッサＡ３２よりコマンド信号線２８
に出力されたコマンド信号がコマンドデコーダ２９によ
ってデコードされた読み出し信号か書き込み信号が主記
憶装置読み出し信号線１０又は主記憶装置書き込み信号
線１１により複数のページを持つ主記憶装置１に出力さ
れる。同時に、プロセッサＡ３２からアドレス信号線１
２に出力されたアドレス信号によって複数のページを持
ち主記憶１の１つのページにアクセスされる。Ｒ／Ｃビ
ット生成回路２は、主記憶読み出し信号線１０又は主記
憶書き込み信号線１１の信号を取り込み、Ｒビット、Ｃ
ビットを生成してＲビット信号線１６とＣビット信号線
１７にそれぞれＲビット信号、Ｃビット信号を出力する
。また、ページアドレス生成回路３は、プロセッサＡ３
２からアドレス信号線１２に出力されたアドレス信号を
取り込みページアドレスを生成し、ページアドレス信号
線１９を介してＲ／Ｃビット専用メモリ素子４とカウン
タ保持用メモリ部６に出力する。
に出力されたコマンド信号がコマンドデコーダ２９によ
ってデコードされた読み出し信号か書き込み信号が主記
憶装置読み出し信号線１０又は主記憶装置書き込み信号
線１１により複数のページを持つ主記憶装置１に出力さ
れる。同時に、プロセッサＡ３２からアドレス信号線１
２に出力されたアドレス信号によって複数のページを持
ち主記憶１の１つのページにアクセスされる。Ｒ／Ｃビ
ット生成回路２は、主記憶読み出し信号線１０又は主記
憶書き込み信号線１１の信号を取り込み、Ｒビット、Ｃ
ビットを生成してＲビット信号線１６とＣビット信号線
１７にそれぞれＲビット信号、Ｃビット信号を出力する
。また、ページアドレス生成回路３は、プロセッサＡ３
２からアドレス信号線１２に出力されたアドレス信号を
取り込みページアドレスを生成し、ページアドレス信号
線１９を介してＲ／Ｃビット専用メモリ素子４とカウン
タ保持用メモリ部６に出力する。
【００１９】ここで、Ｒ／Ｃビット生成回路２で生成さ
れたＲビットとＣビットのデータは、セレクタ９のセレ
クタ信号３０によってＲＣメモリ書き込みタイミング信
号線１４が選択され、タイミング信号線１８に出力され
たタイミング信号のタイミングでページアドレス生成回
路３からページアドレス信号線１９に出力されたページ
アドレス信号に示すアドレスに書き込まれる。同時に、
ページアドレス信号線１９のページアドレス信号により
カウンタ保持用メモリ部６の主記憶がアクセスされたペ
ージ対応するブロックにアクセスされ、そのブロックの
データが使用頻度カウンタ５にカウンタデータ線２０を
介して出力される。Ｒ／Ｃビット生成回路２によりＲビ
ット信号線１６に出力されたＲビット信号は、レジスタ
２７を通って使用頻度カウンタ５に入力され、使用頻度
カウンタ５は、カウントを“１”上げてカウントデータ
線２０を介してページアドレス信号線１９のページアド
レス信号によりアクセスされていたブロックに格納され
る。
れたＲビットとＣビットのデータは、セレクタ９のセレ
クタ信号３０によってＲＣメモリ書き込みタイミング信
号線１４が選択され、タイミング信号線１８に出力され
たタイミング信号のタイミングでページアドレス生成回
路３からページアドレス信号線１９に出力されたページ
アドレス信号に示すアドレスに書き込まれる。同時に、
ページアドレス信号線１９のページアドレス信号により
カウンタ保持用メモリ部６の主記憶がアクセスされたペ
ージ対応するブロックにアクセスされ、そのブロックの
データが使用頻度カウンタ５にカウンタデータ線２０を
介して出力される。Ｒ／Ｃビット生成回路２によりＲビ
ット信号線１６に出力されたＲビット信号は、レジスタ
２７を通って使用頻度カウンタ５に入力され、使用頻度
カウンタ５は、カウントを“１”上げてカウントデータ
線２０を介してページアドレス信号線１９のページアド
レス信号によりアクセスされていたブロックに格納され
る。
【００２０】プロセッサＡ３２又はプロセッサＢ３３が
主記憶にアクセスし、書き込み命令又は読み出し命令を
行う度に以上の動作を行う。
主記憶にアクセスし、書き込み命令又は読み出し命令を
行う度に以上の動作を行う。
【００２１】ここで、プロセッサＡ３２からページ使用
履歴要求信号線２６に要求信号が出力されると、上記の
動作が完了するのを待ち、完了したところで動作を一旦
停止させ、カウンタ保持用メモリ部６に格納されている
ページ毎の使用履歴情報データをカウンタデータ線２１
を介してソート回路７に転送される。ソート回路７に転
送された使用履歴情報データ値は、使用頻度の低いペー
ジを容易に捜し出せるために小さい順に並べ換えられた
ページ使用履歴情報がページソート結果出力信号線２５
に出力され、プロセッサＡ３２に転送される。
履歴要求信号線２６に要求信号が出力されると、上記の
動作が完了するのを待ち、完了したところで動作を一旦
停止させ、カウンタ保持用メモリ部６に格納されている
ページ毎の使用履歴情報データをカウンタデータ線２１
を介してソート回路７に転送される。ソート回路７に転
送された使用履歴情報データ値は、使用頻度の低いペー
ジを容易に捜し出せるために小さい順に並べ換えられた
ページ使用履歴情報がページソート結果出力信号線２５
に出力され、プロセッサＡ３２に転送される。
【００２２】プロセッサＡ３２があるページのＲ／Ｃビ
ット情報だけを知りたい時にはプロセッサＡ３２がＲ／
Ｃビット情報要求信号線１５に要求信号を出力し、Ｒ／
Ｃビット出力回路８に取り込まれる。他プロセッサが知
りたいページアドレスをページアドレス生成回路３で生
成し、そのページアドレス信号と、セレクタ９のセレク
タ信号３０でＲＣメモリ読み出しタイミング信号線１３
が選択され、セレクタ９よりタイミング信号線１８に出
力されたタイミング信号でＲ／Ｃビット専用メモリ素子
４からＲビット、Ｃビット信号がそれぞれＲビット信号
線２２、Ｃビット信号線２３に出力され、Ｒ／Ｃビット
出力回路８によりＲ／Ｃビット出力信号線２４に出力さ
れてプロセッサＡ３２に転送される。
ット情報だけを知りたい時にはプロセッサＡ３２がＲ／
Ｃビット情報要求信号線１５に要求信号を出力し、Ｒ／
Ｃビット出力回路８に取り込まれる。他プロセッサが知
りたいページアドレスをページアドレス生成回路３で生
成し、そのページアドレス信号と、セレクタ９のセレク
タ信号３０でＲＣメモリ読み出しタイミング信号線１３
が選択され、セレクタ９よりタイミング信号線１８に出
力されたタイミング信号でＲ／Ｃビット専用メモリ素子
４からＲビット、Ｃビット信号がそれぞれＲビット信号
線２２、Ｃビット信号線２３に出力され、Ｒ／Ｃビット
出力回路８によりＲ／Ｃビット出力信号線２４に出力さ
れてプロセッサＡ３２に転送される。
【００２３】
【発明の効果】以上説明したように、本発明の主記憶の
ページ履歴管理回路は、従来のページ履歴管理回路の内
部ブロックに、複数のページを持つ主記憶とＲ／Ｃビッ
ト生成回路から出力されたＲビットによりページアドレ
ス生成回路で示されたページがどの程度使用されたかの
使用頻度を表わす使用頻度カウンタと、主記憶の持ちペ
ージ有と同数で１対１に対応したブロックに分かれてお
りアクセスされた主記憶のページと対応したブロックが
ページアドレス生成回路より出力されるページアドレス
信号によってアクセスされそのブロックのカウントデー
タを使用頻度カウンタに出力しカウントアップした後同
じブロックに格納することが可能なカウンタ保持用メモ
リ部と、他プロセッサからのページ使用履歴要求信号を
受け取ることでカウンタ保持用メモリ部からのデータを
受け取り受け取ったデータ値を小さい順から並べかえる
ことが可能なソート回路とを追加することにより、ペー
ジ毎の使用頻度がわかり、より正確なページ管理ができ
、外部記憶と頻度の低いページのページ単位での転送を
行うことができるという効果がある。
ページ履歴管理回路は、従来のページ履歴管理回路の内
部ブロックに、複数のページを持つ主記憶とＲ／Ｃビッ
ト生成回路から出力されたＲビットによりページアドレ
ス生成回路で示されたページがどの程度使用されたかの
使用頻度を表わす使用頻度カウンタと、主記憶の持ちペ
ージ有と同数で１対１に対応したブロックに分かれてお
りアクセスされた主記憶のページと対応したブロックが
ページアドレス生成回路より出力されるページアドレス
信号によってアクセスされそのブロックのカウントデー
タを使用頻度カウンタに出力しカウントアップした後同
じブロックに格納することが可能なカウンタ保持用メモ
リ部と、他プロセッサからのページ使用履歴要求信号を
受け取ることでカウンタ保持用メモリ部からのデータを
受け取り受け取ったデータ値を小さい順から並べかえる
ことが可能なソート回路とを追加することにより、ペー
ジ毎の使用頻度がわかり、より正確なページ管理ができ
、外部記憶と頻度の低いページのページ単位での転送を
行うことができるという効果がある。
【図１】本発明の一実施例の主記憶のページ履歴管理回
路の内部ブロックのブロック図である。
路の内部ブロックのブロック図である。
【図２】本実施例の主記憶のページ履歴管理回路のブロ
ック図である。
ック図である。
【図３】従来例のページ履歴管理回路の内部ブロックの
ブロック図である。
ブロック図である。
【図４】従来例のページ履歴管理回路のブロック図であ
る。
る。
１ 複数のページを持つ主記憶
２ Ｒ／Ｃビット生成回路
３ ページアドレス生成回路
４ Ｒ／Ｃビット専用メモリ素子５ 使用
頻度カウンタ ６ カウンタ保持用メモリ部 ７ ソート回路 ８ Ｒ／Ｃビット出力回路 ９ セレクタ １０，１１ 主記憶読み出し信号線１２
アドレス信号線 １３ ＲＣメモリ読み出しタイミグ信号線１４
ＲＣメモリ書き込みタイミグ信号線１５
ＲＣビット情報要求信号線１６，２２ Ｒビット
信号線 １７，２３ Ｃビット信号線 １８ タイミング信号線 １９ ヘッドアドレス信号線 ２０，２１ カウントデータ線 ２４ Ｒ／Ｃビット出力信号線 ２５ ページソート結果出力信号線２６
ページ使用履歴要求信号線２７ レジスタ ２８ コマンド信号線 ２９ コマンドデコーダ ３０ セレクタ信号線 ３１ 内部ブロックＡ ３２ プロセッサＡ ３３ プロセッサＢ ３４ 内部ブロックＢ
頻度カウンタ ６ カウンタ保持用メモリ部 ７ ソート回路 ８ Ｒ／Ｃビット出力回路 ９ セレクタ １０，１１ 主記憶読み出し信号線１２
アドレス信号線 １３ ＲＣメモリ読み出しタイミグ信号線１４
ＲＣメモリ書き込みタイミグ信号線１５
ＲＣビット情報要求信号線１６，２２ Ｒビット
信号線 １７，２３ Ｃビット信号線 １８ タイミング信号線 １９ ヘッドアドレス信号線 ２０，２１ カウントデータ線 ２４ Ｒ／Ｃビット出力信号線 ２５ ページソート結果出力信号線２６
ページ使用履歴要求信号線２７ レジスタ ２８ コマンド信号線 ２９ コマンドデコーダ ３０ セレクタ信号線 ３１ 内部ブロックＡ ３２ プロセッサＡ ３３ プロセッサＢ ３４ 内部ブロックＢ
Claims (1)
- 【請求項１】 複数のページを持つ主記憶装置と主記
憶読み出し信号又は主記憶書き込み信号によりこのペー
ジの参照の有無を示すビットであるＲビットとこのペー
ジの書き換えの有無を示すビットであるＣビットを生成
するＲ／Ｃビット生成回路と、他プログラムから出力さ
れたアドレス信号を取り込みページアドレス信号を生成
するページアドレス生成回路と、前記Ｒ／Ｃビット生成
回路から出力されたＲビット、Ｃビットを前記ページア
ドレス生成回路からのページアドレス信号とセレクタに
よって選択されたＲＣメモリ書き込みタイミング信号を
取り込むことでページ毎にＲビットとＣビットの書き込
みを行いそのデータを一時保存するＲ／Ｃビット専用メ
モリ素子と、前記Ｒ／Ｃビット生成回路から出力された
Ｒビットにより前記ページアドレス生成回路で示された
ページがどの程度使用されたかの使用頻度を表わす使用
頻度カウンタと、前記主記憶装置の持つページ数と同数
で１対１に対応するブロックに分かれておりアクセスさ
れた前記主記憶装置のページに対応したブロックが前記
ページアドレス生成回路より出力されるページアドレス
信号によってアクセスされそのブロックのカウントデー
タを前記使用頻度カウンタに出力しカウントアップした
後同じブロックに格納するカウンタ保持用メモリ部と、
他プロセッサからのページ使用履歴要求信号を受け取る
ことで前記カウンタ保持用メモリ部からのデータを受け
取り受け取ったデータ値を小さい順から並べ換えその結
果を他のプロセッサに送出するソート回路と、前記Ｒ／
Ｃビット専用メモリ素子に格納されているＲビット、Ｃ
ビットを他プロセッサからのＲ／Ｃビット情報要求信号
を受け取ることによって他プロセッサに出力するＲ／Ｃ
ビット出力回路とを有することを特徴とする主記憶のペ
ージ履歴管理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3053064A JPH04289939A (ja) | 1991-03-19 | 1991-03-19 | 主記憶のページ履歴管理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3053064A JPH04289939A (ja) | 1991-03-19 | 1991-03-19 | 主記憶のページ履歴管理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04289939A true JPH04289939A (ja) | 1992-10-14 |
Family
ID=12932409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3053064A Pending JPH04289939A (ja) | 1991-03-19 | 1991-03-19 | 主記憶のページ履歴管理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04289939A (ja) |
-
1991
- 1991-03-19 JP JP3053064A patent/JPH04289939A/ja active Pending
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