JPH04314150A - 主記憶ページ管理装置 - Google Patents
主記憶ページ管理装置Info
- Publication number
- JPH04314150A JPH04314150A JP3079498A JP7949891A JPH04314150A JP H04314150 A JPH04314150 A JP H04314150A JP 3079498 A JP3079498 A JP 3079498A JP 7949891 A JP7949891 A JP 7949891A JP H04314150 A JPH04314150 A JP H04314150A
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- JP
- Japan
- Prior art keywords
- page
- counter
- bit
- signal
- main memory
- Prior art date
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- Pending
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- 230000001174 ascending effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は主記憶ページ管理装置に
関する。
関する。
【０００２】
【従来の技術】従来の主記憶ページ管理では、ページ毎
にＲビットとＣビットとを１ビットづつ持ち、読み出し
命令によりそのページにアクセスされるとＲビットのみ
が“１”となり、書き込み命令によりそのページにアク
セスされるとＲビット，Ｃビット共に“１”となる。そ
して、その状態が保持されていているので、Ｒビットと
Ｃビットとを参照して、どのページが参照されたか、ま
たどのページが書き換えが行われたかを判断している。
にＲビットとＣビットとを１ビットづつ持ち、読み出し
命令によりそのページにアクセスされるとＲビットのみ
が“１”となり、書き込み命令によりそのページにアク
セスされるとＲビット，Ｃビット共に“１”となる。そ
して、その状態が保持されていているので、Ｒビットと
Ｃビットとを参照して、どのページが参照されたか、ま
たどのページが書き換えが行われたかを判断している。
【０００３】図４は従来の主記憶ページ管理装置の一例
、図５はこの主記憶ページ管理装置とプロセッサとの接
続をそれぞれ示す。
、図５はこの主記憶ページ管理装置とプロセッサとの接
続をそれぞれ示す。
【０００４】
【発明が解決しようとする課題】上述した従来の主記憶
ページ管理では、一度読み出し命令又は書き込み命令で
あるページがアクセスされると、Ｒビットは“１”を保
持したままとなるので、そのページを参照したかどうか
ということは判断できるが、使用頻度や時間経過が分か
らず、外部記憶とのページ単位での転送が行なえないと
いう欠点がある。
ページ管理では、一度読み出し命令又は書き込み命令で
あるページがアクセスされると、Ｒビットは“１”を保
持したままとなるので、そのページを参照したかどうか
ということは判断できるが、使用頻度や時間経過が分か
らず、外部記憶とのページ単位での転送が行なえないと
いう欠点がある。
【０００５】
【課題を解決するための手段】本発明の主記憶ページ管
理装置は、主記憶読み出し信号又は主記憶書き込み信号
により、主記憶のページの参照の有無を示すＲビットと
、このページの書き換えの有無を示すＣビットを生成す
るＲ／Ｃビット生成回路と、他プロセッサから出力され
たアドレス信号を取り込み、ページアドレスを生成する
ページアドレス生成回路と、Ｒ／Ｃビット生成回路から
出力されたＲビット，Ｃビットをページアドレス生成回
路からのページアドレス信号とＲＣメモリ書き込みタイ
ミング信号を取り込むことにより、ページ毎にＲビット
Ｃビットの書き込みを行い、そのデータを一時保持する
ことが可能なＲ／Ｃメモリと、主記憶が持つページ数と
同数で１対１に対応するブロックのすべてにクロックを
分配するクロック分配回路と、ブロック毎に、Ｒ／Ｃビ
ット生成回路から出力されたＲビットを取り込むことに
より、ページアドレス生成回路で示されたページがどの
程度使用されたかを表わす使用頻度カウンタと、クロッ
ク分配回路より出力されるクロック信号が入ることによ
り、カウントアップする時間経過用カウンタとを持つカ
ウンタ用保持部を含むカウンタ制御部と、ページ管理要
求信号を受けとると、全ブロックの時間経過用カウンタ
をリセットし、又主記憶のあるページをアクセスすると
、そのページに対応したブロックの時間経過用カウンタ
だけをリセットする制御が行えるリセット制御回路と、
他プロセッサからのページ管理要求信号を受け取ると、
カウンタ制御部より使用頻度カウンタと時間経過用カウ
ンタとのデータを受け取り、初めに使用頻度のカウンタ
のデータを小さい順から並べ変えた後に、一番値の小さ
い部分に関して、時間経過用カウンタのデータを大きい
順に並べ変えるソート回路と、Ｒ／Ｃメモリからページ
アドレス信号とＲＣメモリ読み出しタイミング信号を取
り込むことによって出力されたＲビットとＣビットを他
プロセッサからのＲ／Ｃビット情報要求信号を受け取る
ことによって他プロセッサに出力するＲ／Ｃビット出力
回路とを含むことを特徴とする。
理装置は、主記憶読み出し信号又は主記憶書き込み信号
により、主記憶のページの参照の有無を示すＲビットと
、このページの書き換えの有無を示すＣビットを生成す
るＲ／Ｃビット生成回路と、他プロセッサから出力され
たアドレス信号を取り込み、ページアドレスを生成する
ページアドレス生成回路と、Ｒ／Ｃビット生成回路から
出力されたＲビット，Ｃビットをページアドレス生成回
路からのページアドレス信号とＲＣメモリ書き込みタイ
ミング信号を取り込むことにより、ページ毎にＲビット
Ｃビットの書き込みを行い、そのデータを一時保持する
ことが可能なＲ／Ｃメモリと、主記憶が持つページ数と
同数で１対１に対応するブロックのすべてにクロックを
分配するクロック分配回路と、ブロック毎に、Ｒ／Ｃビ
ット生成回路から出力されたＲビットを取り込むことに
より、ページアドレス生成回路で示されたページがどの
程度使用されたかを表わす使用頻度カウンタと、クロッ
ク分配回路より出力されるクロック信号が入ることによ
り、カウントアップする時間経過用カウンタとを持つカ
ウンタ用保持部を含むカウンタ制御部と、ページ管理要
求信号を受けとると、全ブロックの時間経過用カウンタ
をリセットし、又主記憶のあるページをアクセスすると
、そのページに対応したブロックの時間経過用カウンタ
だけをリセットする制御が行えるリセット制御回路と、
他プロセッサからのページ管理要求信号を受け取ると、
カウンタ制御部より使用頻度カウンタと時間経過用カウ
ンタとのデータを受け取り、初めに使用頻度のカウンタ
のデータを小さい順から並べ変えた後に、一番値の小さ
い部分に関して、時間経過用カウンタのデータを大きい
順に並べ変えるソート回路と、Ｒ／Ｃメモリからページ
アドレス信号とＲＣメモリ読み出しタイミング信号を取
り込むことによって出力されたＲビットとＣビットを他
プロセッサからのＲ／Ｃビット情報要求信号を受け取る
ことによって他プロセッサに出力するＲ／Ｃビット出力
回路とを含むことを特徴とする。
【０００６】
【実施例】次に本発明について図面を参照して説明する
。
。
【０００７】図１は本発明の一実施例のブロック図であ
り、主記憶１が６４Ｋ（正確には２の１６乗）個のペー
ジを有する場合の例である。図２は図１におけるカウン
タ制御部６の詳細図、図３は主記憶とページ管理装置と
プロセッサとの接続例を示す。
り、主記憶１が６４Ｋ（正確には２の１６乗）個のペー
ジを有する場合の例である。図２は図１におけるカウン
タ制御部６の詳細図、図３は主記憶とページ管理装置と
プロセッサとの接続例を示す。
【０００８】図３におけるプロセッサ３２よりコマンド
信号線２８に出力されたコマンド信号が図１のコマンド
デコーダ２９によってデコードされ、その結果（読み出
し信号か書き込み信号）が主記憶読み出し信号線１０又
は主記憶書き込み信号線１１により、複数のページを持
つ主記憶１に出力される。同時にプロセッサ３２からア
ドレス信号線１２に出力されたアドレス信号によって主
記憶１の１つのページにアクセスされる。
信号線２８に出力されたコマンド信号が図１のコマンド
デコーダ２９によってデコードされ、その結果（読み出
し信号か書き込み信号）が主記憶読み出し信号線１０又
は主記憶書き込み信号線１１により、複数のページを持
つ主記憶１に出力される。同時にプロセッサ３２からア
ドレス信号線１２に出力されたアドレス信号によって主
記憶１の１つのページにアクセスされる。
【０００９】Ｒ／Ｃビット生成回路２は、主記憶読み出
し信号線１０又は主記憶書き込み信号線１１の信号を取
り込み、ＲビットとＣビットを生成して、Ｒビット信号
線１６とＣビット信号線１７にそれぞれＲビット信号，
Ｃビット信号を出力する。
し信号線１０又は主記憶書き込み信号線１１の信号を取
り込み、ＲビットとＣビットを生成して、Ｒビット信号
線１６とＣビット信号線１７にそれぞれＲビット信号，
Ｃビット信号を出力する。
【００１０】また、ページアドレス生成回路３は、プロ
セッサ３２からアドレス信号線１２に出力されたアドレ
ス信号を取り込み、ページアドレスを生成してページア
ドレス信号線１９を介してＲ／Ｃメモリ４とカウント制
御部６に出力する。
セッサ３２からアドレス信号線１２に出力されたアドレ
ス信号を取り込み、ページアドレスを生成してページア
ドレス信号線１９を介してＲ／Ｃメモリ４とカウント制
御部６に出力する。
【００１１】Ｒ／Ｃビット形成回路２で生成されたＲビ
ットとＣビットのデータは、ページアドレス生成回路３
からページアドレス信号線１９に出力されたページアド
レス信号の示すアドレスに書き込まれる。この書き込み
のタイミングは、セレクタ９のセレクタ信号３０（主記
憶装置から出力される）によってＲＣメモリ書き込みタ
イミング信号線１４が選択され、タイミング信号線１８
に出力されたタイミング信号による。
ットとＣビットのデータは、ページアドレス生成回路３
からページアドレス信号線１９に出力されたページアド
レス信号の示すアドレスに書き込まれる。この書き込み
のタイミングは、セレクタ９のセレクタ信号３０（主記
憶装置から出力される）によってＲＣメモリ書き込みタ
イミング信号線１４が選択され、タイミング信号線１８
に出力されたタイミング信号による。
【００１２】同時にページアドレス信号線１９のページ
アドレス信号により、カウンタ制御部６におけるカウン
タ保持部３７（図３）の、主記憶がアクセスされたペー
ジに対応するブロックの使用頻度カウンタ４１のデータ
に“１”が加算される。
アドレス信号により、カウンタ制御部６におけるカウン
タ保持部３７（図３）の、主記憶がアクセスされたペー
ジに対応するブロックの使用頻度カウンタ４１のデータ
に“１”が加算される。
【００１３】一方、カウンタ保持部３７の時間経過用カ
ウンタ４２は、クロック分配回路２７によりクロック信
号線４０を介して、全ブロックに分配され、クロック信
号が入るごとに、カウンタのデータに“１”加算される
。
ウンタ４２は、クロック分配回路２７によりクロック信
号線４０を介して、全ブロックに分配され、クロック信
号が入るごとに、カウンタのデータに“１”加算される
。
【００１４】又、ページアドレス信号線１９により選択
されたブロックの時間経過用カウンタ４２は、リセット
制御回路３８からリセット信号線３９に出力されたリセ
ット信号によって、カウンタのデータがリセットされる
。
されたブロックの時間経過用カウンタ４２は、リセット
制御回路３８からリセット信号線３９に出力されたリセ
ット信号によって、カウンタのデータがリセットされる
。
【００１５】プロセッサ３２またはプロセッサ３３が主
記憶１にアクセスし書き込み命令または読み出し命令を
行うたびに以上の動作を行う。
記憶１にアクセスし書き込み命令または読み出し命令を
行うたびに以上の動作を行う。
【００１６】ここで、プロセッサ３２からページ管理要
求信号線２６に要求信号が出力されると、上記の動作が
完了するのを待ち完了したところで動作を一旦停止させ
、カウンタ保持部３７に格納されているページごとの使
用頻度カウントデータと時間経過用カウンタデータとの
情報データが、それぞれ使用頻度カウンタデータ線２０
と、時間経過用カウンタデータ線２１を介してソート回
路７に転送される。
求信号線２６に要求信号が出力されると、上記の動作が
完了するのを待ち完了したところで動作を一旦停止させ
、カウンタ保持部３７に格納されているページごとの使
用頻度カウントデータと時間経過用カウンタデータとの
情報データが、それぞれ使用頻度カウンタデータ線２０
と、時間経過用カウンタデータ線２１を介してソート回
路７に転送される。
【００１７】ソート回路７に転送された情報データは、
使用頻度が低く、アクセス後の時間経過が長いページを
容易に捜し出せる様に、初めに使用頻度カウンタ４１の
データを小さい順に並べ変えられ、その後に一番値の小
さい部分に関して時間経過用カウンタ４２のデータを大
きい順に並べ変えられ、並べ変えられたページ管理情報
がページソート結果出力信号線２５に出力されプロセッ
サ３２に転送される。
使用頻度が低く、アクセス後の時間経過が長いページを
容易に捜し出せる様に、初めに使用頻度カウンタ４１の
データを小さい順に並べ変えられ、その後に一番値の小
さい部分に関して時間経過用カウンタ４２のデータを大
きい順に並べ変えられ、並べ変えられたページ管理情報
がページソート結果出力信号線２５に出力されプロセッ
サ３２に転送される。
【００１８】尚、プロセッサ３２からページ管理要求信
号線２６に要求信号が出力されると、使用頻度カウンタ
４１と時間経過用カウンタ４２のデータがソート回路７
に転送された後に、カウンタ制御部６のリセット制御回
路３８は要求信号を受け取り、リセット信号線３９を介
してリセット信号がカウンタ保持部３７の全ブロックの
時間経過用カウンタ４２に分配され、時間経過用カウン
タ４２の全データがクリアされる。その後に、プロセッ
サ３２又は、プロセッサ３３が主記憶にアクセスし、書
き込み命令または読み出し命令を行う。
号線２６に要求信号が出力されると、使用頻度カウンタ
４１と時間経過用カウンタ４２のデータがソート回路７
に転送された後に、カウンタ制御部６のリセット制御回
路３８は要求信号を受け取り、リセット信号線３９を介
してリセット信号がカウンタ保持部３７の全ブロックの
時間経過用カウンタ４２に分配され、時間経過用カウン
タ４２の全データがクリアされる。その後に、プロセッ
サ３２又は、プロセッサ３３が主記憶にアクセスし、書
き込み命令または読み出し命令を行う。
【００１９】プロセッサ３２が、あるページのＲ／Ｃビ
ット情報だけを知りたい時には、プロセッサ３２がＲ／
Ｃビット情報要求信号線１５に要求信号を出力し、Ｒ／
Ｃビット出力回路８に取り込まれる。他プロセッサが知
りたいページアドレスをページアドレス生成回路３で生
成し、そのページアドレス信号と、セレクタ９のセレク
ト信号３０でＲＣメモリ読み出しタイミング信号線１３
が選択され、セレクタ９よりタイミング信号線１８に出
力されたタイミング信号で、Ｒ／Ｃメモリ４からＲビッ
ト，Ｃビット信号がそれぞれＲビット信号線２２，Ｃビ
ット信号線２３に出力され、Ｒ／Ｃビット出力回路８に
よりＲ／Ｃビット出力信号線２４に出力されて、プロセ
ッサ３２に転送される。
ット情報だけを知りたい時には、プロセッサ３２がＲ／
Ｃビット情報要求信号線１５に要求信号を出力し、Ｒ／
Ｃビット出力回路８に取り込まれる。他プロセッサが知
りたいページアドレスをページアドレス生成回路３で生
成し、そのページアドレス信号と、セレクタ９のセレク
ト信号３０でＲＣメモリ読み出しタイミング信号線１３
が選択され、セレクタ９よりタイミング信号線１８に出
力されたタイミング信号で、Ｒ／Ｃメモリ４からＲビッ
ト，Ｃビット信号がそれぞれＲビット信号線２２，Ｃビ
ット信号線２３に出力され、Ｒ／Ｃビット出力回路８に
よりＲ／Ｃビット出力信号線２４に出力されて、プロセ
ッサ３２に転送される。
【００２０】
【発明の効果】以上説明したように本発明は、以上のよ
うな構成の採用により、ページ毎に、使用頻度とアクセ
スしてからどの程度時間が経過したかがわかるので、よ
り正確なページ管理ができ、使用頻度が一番低く、かつ
、アクセスされてからの時間経過が一番長いページを探
し出し、そのページと外部記憶とのページ単位での転送
が行なえるという効果がある。
うな構成の採用により、ページ毎に、使用頻度とアクセ
スしてからどの程度時間が経過したかがわかるので、よ
り正確なページ管理ができ、使用頻度が一番低く、かつ
、アクセスされてからの時間経過が一番長いページを探
し出し、そのページと外部記憶とのページ単位での転送
が行なえるという効果がある。
【図１】本発明の一実施例のブロック図。
【図２】図１のカウンタ制御部の詳細ブロック図。
【図３】本発明の主記憶ページ管理装置とプロセッサと
の接続図。
の接続図。
【図４】従来技術のブロック図。
【図５】従来の主記憶ページ管理装置とプロセッサとの
接続図。
接続図。
１ 主記憶
２ Ｒ／Ｃビット生成回路
３ ページアドレス生成回路
４ Ｒ／Ｃメモリ
５ レジスタ
６ カウント制御部
７ ソート回路
８ Ｒ／Ｃビット出力回路
９ セレクタ
１０ 主記憶読み出し信号線
１１ 主記憶書き込み信号線
１２ アドレス信号線
１３ ＲＣメモリ書き込みタイミング信号線１４
ＲＣメモリ読み出しタイミング信号線１５
Ｒ／Ｃビット情報要求信号線１６，２２ Ｒ
ビット信号線 １７，２３ Ｃビット信号線 １８ タイミング信号線 １９ ページアドレス信号線 ２０ 使用頻度カウンタデータ線２１ 時
間経過用カウンタデータ線２４ Ｒ／Ｃビット出
力信号線 ２５ ページソート結果出力信号線２６
ページ管理要求信号線 ２７ クロック分配回路 ２８ コマンド信号線 ２９ コマンドデコーダ ３０ セレクタ信号線 ３１，３４ 内部ブロック ３２ プロセッサ ３３ プロセッサ ３５，３６，４０ クロック信号線３７
カウンタ保持部 ３８ リセット制御回路 ３９ リセット信号線 ４１ 使用頻度カウンタ ４２ 時間経過用カウンタ
ＲＣメモリ読み出しタイミング信号線１５
Ｒ／Ｃビット情報要求信号線１６，２２ Ｒ
ビット信号線 １７，２３ Ｃビット信号線 １８ タイミング信号線 １９ ページアドレス信号線 ２０ 使用頻度カウンタデータ線２１ 時
間経過用カウンタデータ線２４ Ｒ／Ｃビット出
力信号線 ２５ ページソート結果出力信号線２６
ページ管理要求信号線 ２７ クロック分配回路 ２８ コマンド信号線 ２９ コマンドデコーダ ３０ セレクタ信号線 ３１，３４ 内部ブロック ３２ プロセッサ ３３ プロセッサ ３５，３６，４０ クロック信号線３７
カウンタ保持部 ３８ リセット制御回路 ３９ リセット信号線 ４１ 使用頻度カウンタ ４２ 時間経過用カウンタ
Claims (1)
- 【請求項１】 主記憶読み出し信号又は主記憶書き込
み信号により、主記憶のページの参照の有無を示すＲビ
ットと、このページの書き換えの有無を示すＣビットを
生成するＲ／Ｃビット生成回路と、他プロセッサから出
力されたアドレス信号を取り込み、ページアドレスを生
成するページアドレス生成回路と、Ｒ／Ｃビット生成回
路から出力されたＲビット，Ｃビットをページアドレス
生成回路からのページアドレス信号とＲＣメモリ書き込
みタイミング信号を取り込むことにより、ページ毎にＲ
ビットＣビットの書き込みを行い、そのデータを一時保
持することが可能なＲ／Ｃメモリと、主記憶が持つペー
ジ数と同数で１対１に対応するブロックのすべてにクロ
ックを分配するクロック分配回路と、ブロック毎に、Ｒ
／Ｃビット生成回路から出力されたＲビットを取り込む
ことにより、ページアドレス生成回路で示されたページ
がどの程度使用されたかを表わす使用頻度カウンタと、
クロック分配回路より出力されるクロック信号が入るこ
とにより、カウントアップする時間経過用カウンタとを
持つカウンタ用保持部を含むカウンタ制御部と、ページ
管理要求信号を受けとると、全ブロックの時間経過用カ
ウンタをリセットし、又主記憶のあるページをアクセス
すると、そのページに対応したブロックの時間経過用カ
ウンタだけをリセットする制御が行えるリセット制御回
路と、他プロセッサからのページ管理要求信号を受け取
ると、カウンタ制御部より使用頻度カウンタと時間経過
用カウンタとのデータを受け取り、初めに使用頻度のカ
ウンタのデータを小さい順から並べ変えた後に、一番値
の小さい部分に関して、時間経過用カウンタのデータを
大きい順に並べ変えるソート回路と、Ｒ／Ｃメモリから
ページアドレス信号とＲＣメモリ読み出しタイミング信
号を取り込むことによって出力されたＲビットとＣビッ
トを他プロセッサからのＲ／Ｃビット情報要求信号を受
け取ることによって他プロセッサに出力するＲ／Ｃビッ
ト出力回路とを含むことを特徴とする主記憶ページ管理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3079498A JPH04314150A (ja) | 1991-04-12 | 1991-04-12 | 主記憶ページ管理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3079498A JPH04314150A (ja) | 1991-04-12 | 1991-04-12 | 主記憶ページ管理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04314150A true JPH04314150A (ja) | 1992-11-05 |
Family
ID=13691591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3079498A Pending JPH04314150A (ja) | 1991-04-12 | 1991-04-12 | 主記憶ページ管理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04314150A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6738865B1 (en) | 2000-06-09 | 2004-05-18 | International Business Machines Corporation | Method, system, and program for demoting data from cache based on least recently accessed and least frequently accessed data |
-
1991
- 1991-04-12 JP JP3079498A patent/JPH04314150A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6738865B1 (en) | 2000-06-09 | 2004-05-18 | International Business Machines Corporation | Method, system, and program for demoting data from cache based on least recently accessed and least frequently accessed data |
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