JPH04290244A - 半導体装置のエージング方法 - Google Patents
半導体装置のエージング方法Info
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- JPH04290244A JPH04290244A JP3054315A JP5431591A JPH04290244A JP H04290244 A JPH04290244 A JP H04290244A JP 3054315 A JP3054315 A JP 3054315A JP 5431591 A JP5431591 A JP 5431591A JP H04290244 A JPH04290244 A JP H04290244A
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- socket
- aging
- electrodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はチップ状態の半導体をエ
−ジングする方法に関する。
−ジングする方法に関する。
【０００２】
【従来の技術】ＬＳＩ等の半導体装置は、通常、その製
造工程において、パッケ−ジング後、即ち、組立て後に
エ−ジングと呼ばれる加速寿命試験が行われる。
造工程において、パッケ−ジング後、即ち、組立て後に
エ−ジングと呼ばれる加速寿命試験が行われる。
【０００３】ここで予め代表的な従来の製造工程につい
て触れておくと、先ず、前工程と呼ばれる工程において
、所定の回路機能が作り込まれたＬＳＩチップを多数含
むウェハが完成し、プロ−ブ検査でウェハ内のＬＳＩチ
ップは一個一個所定の回路機能が正常に動作するか否か
を検査される。その後、後工程と呼ばれる工程に入り、
先ずダイシング工程でウェハ内のＬＳＩチップは一個一
個分離され、プロ−ブ検査で良品とされたＬＳＩチップ
はパッケ−ジングされる。パッケ−ジング工程では、Ｌ
ＳＩチップはリ−ドピンとともに樹脂で封止されたり、
セラミックスの容器に気密封止され、完成品としての形
状を整える。また、テ−プ上に形成されたリ−ド端子に
ＬＳＩチップの電極を接続したＴＡＢ（Ｔａｐｅ Ａｕ
ｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）として完成品となる
。
て触れておくと、先ず、前工程と呼ばれる工程において
、所定の回路機能が作り込まれたＬＳＩチップを多数含
むウェハが完成し、プロ−ブ検査でウェハ内のＬＳＩチ
ップは一個一個所定の回路機能が正常に動作するか否か
を検査される。その後、後工程と呼ばれる工程に入り、
先ずダイシング工程でウェハ内のＬＳＩチップは一個一
個分離され、プロ−ブ検査で良品とされたＬＳＩチップ
はパッケ−ジングされる。パッケ−ジング工程では、Ｌ
ＳＩチップはリ−ドピンとともに樹脂で封止されたり、
セラミックスの容器に気密封止され、完成品としての形
状を整える。また、テ−プ上に形成されたリ−ド端子に
ＬＳＩチップの電極を接続したＴＡＢ（Ｔａｐｅ Ａｕ
ｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）として完成品となる
。
【０００４】次に前述のような完成品としての形状を整
えたＬＳＩは、エ−ジング工程に入る。エ−ジングとは
、個々の半導体装置に所定の電圧を印加して所定の雰囲
気温度、例えば、１２５℃で所定時間、例えば、４〜９
６時間動作させる加速寿命試験である。その目的は、周
知のように、半導体装置の回路動作を安定化させるとと
もに、寿命の短い半導体装置を不良品として顕在化させ
ることにある。具体的な方法は、通常、エ−ジングに必
要な配線、部品を施したエ−ジングボ−ド上のソケット
にＬＳＩを収納し、高温恒温槽の中で電気的動作を行う
。この工程で、プロ−ブ検査で良品とされたＬＳＩであ
っても、温度ストレス、電気的ストレスを所定時間加え
られることによってある割合で不良となる。このような
ＬＳＩは前工程でなんらかの不良要因が作り込まれたに
もかかわらず、プロ−ブ検査では不良とはならず、エ−
ジング工程で不良現象が顕在化する。エ−ジング工程で
発生した不良品は次の選別工程で除去され、良品のみが
出荷される。従って適切な条件でエ−ジングを行うこと
により、実使用に十分な耐用年数をもった製品のみを出
荷できるようになり、エ−ジングは半導体装置の製造工
程で必要不可欠な工程となっている。
えたＬＳＩは、エ−ジング工程に入る。エ−ジングとは
、個々の半導体装置に所定の電圧を印加して所定の雰囲
気温度、例えば、１２５℃で所定時間、例えば、４〜９
６時間動作させる加速寿命試験である。その目的は、周
知のように、半導体装置の回路動作を安定化させるとと
もに、寿命の短い半導体装置を不良品として顕在化させ
ることにある。具体的な方法は、通常、エ−ジングに必
要な配線、部品を施したエ−ジングボ−ド上のソケット
にＬＳＩを収納し、高温恒温槽の中で電気的動作を行う
。この工程で、プロ−ブ検査で良品とされたＬＳＩであ
っても、温度ストレス、電気的ストレスを所定時間加え
られることによってある割合で不良となる。このような
ＬＳＩは前工程でなんらかの不良要因が作り込まれたに
もかかわらず、プロ−ブ検査では不良とはならず、エ−
ジング工程で不良現象が顕在化する。エ−ジング工程で
発生した不良品は次の選別工程で除去され、良品のみが
出荷される。従って適切な条件でエ−ジングを行うこと
により、実使用に十分な耐用年数をもった製品のみを出
荷できるようになり、エ−ジングは半導体装置の製造工
程で必要不可欠な工程となっている。
【０００５】このエ−ジングはスクリ−ニングもしくは
バ−ンインと呼ばれることもあり、１９８０年、１月１
５日、株式会社工業調査会発行、日本マイクロエレクト
ロニクス協会編「ＩＣ化実装技術」２５９ペ−ジに説明
されている。
バ−ンインと呼ばれることもあり、１９８０年、１月１
５日、株式会社工業調査会発行、日本マイクロエレクト
ロニクス協会編「ＩＣ化実装技術」２５９ペ−ジに説明
されている。
【０００６】
【発明が解決しようとする課題】しかし、従来のエ−ジ
ング工程には以下に述べるような問題がある。
ング工程には以下に述べるような問題がある。
【０００７】先ず、従来技術におけるエ−ジング工程は
、先に述べたようにパッケ−ジングの後に実施されるた
め、寿命の短い不良チップをも組み立ててしまい、結果
的に無駄な作業を行ったことになる。
、先に述べたようにパッケ−ジングの後に実施されるた
め、寿命の短い不良チップをも組み立ててしまい、結果
的に無駄な作業を行ったことになる。
【０００８】さらに、エ−ジング後の選別工程で大量の
不良品が検出された場合、その殆どの原因はウェハ完成
までの前工程にあることが多く、その不良情報を早く前
工程にフィ−ドバックすべきであるにもかかわらず、パ
ッケ−ジング後にエ−ジングを行うために、不良情報の
フィ−ドバックが遅れてしまうという問題がある。
不良品が検出された場合、その殆どの原因はウェハ完成
までの前工程にあることが多く、その不良情報を早く前
工程にフィ−ドバックすべきであるにもかかわらず、パ
ッケ−ジング後にエ−ジングを行うために、不良情報の
フィ−ドバックが遅れてしまうという問題がある。
【０００９】更に、近年、高密度実装技術が急速に発達
しつつある中で、半導体装置をチップ状態で実装したい
という要求が高まっているが、チップ状態ではエ−ジン
グが実施されておらず、信頼性的に不安が残るという問
題がある。
しつつある中で、半導体装置をチップ状態で実装したい
という要求が高まっているが、チップ状態ではエ−ジン
グが実施されておらず、信頼性的に不安が残るという問
題がある。
【００１０】本発明の目的は、半導体装置をパッケ−ジ
ングする前のチップ状態でエ−ジングする方法を提供す
ることにある。
ングする前のチップ状態でエ−ジングする方法を提供す
ることにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
、本発明は前記チップを収納するソケット底部及び前記
ソケットが搭載されるエ−ジングボ−ドに、前記チップ
を真空吸引するパイプを通すための貫通孔を設け、前記
チップを前記ソケットの所定の位置に載置するとともに
、前記貫通孔を通した前記パイプにより仮固定した後、
前記ソケットの押圧蓋により完全固定し、前記エ−ジン
グボ−ドに電源及び信号電圧を供給して前記チップを動
作させ、チップの状態で複数個を一括してエ−ジングす
るようにした。
、本発明は前記チップを収納するソケット底部及び前記
ソケットが搭載されるエ−ジングボ−ドに、前記チップ
を真空吸引するパイプを通すための貫通孔を設け、前記
チップを前記ソケットの所定の位置に載置するとともに
、前記貫通孔を通した前記パイプにより仮固定した後、
前記ソケットの押圧蓋により完全固定し、前記エ−ジン
グボ−ドに電源及び信号電圧を供給して前記チップを動
作させ、チップの状態で複数個を一括してエ−ジングす
るようにした。
【００１２】また、前記ソケット内の底部に、前記貫通
孔を設けた弾性体シ−トを搭載し、その上に前記チップ
の電極に対応させて配置した給電用電極と前記給電用電
極よりも粗いピッチで配列されて前記給電用電極のそれ
ぞれに接続された拡大ピッチ電極と前記貫通孔を設けた
フレキシブル基板を載置し、前記チップの電極を前記給
電用電極に対向させて位置決めし、前記貫通孔を通した
前記パイプにより前記チップを仮固定した後、前記ソケ
ットの押圧蓋により完全固定し、前記エ−ジングボ−ド
に電源及び信号電圧を供給して前記チップを動作させ、
チップの状態で複数個を一括してエ−ジングするように
した。
孔を設けた弾性体シ−トを搭載し、その上に前記チップ
の電極に対応させて配置した給電用電極と前記給電用電
極よりも粗いピッチで配列されて前記給電用電極のそれ
ぞれに接続された拡大ピッチ電極と前記貫通孔を設けた
フレキシブル基板を載置し、前記チップの電極を前記給
電用電極に対向させて位置決めし、前記貫通孔を通した
前記パイプにより前記チップを仮固定した後、前記ソケ
ットの押圧蓋により完全固定し、前記エ−ジングボ−ド
に電源及び信号電圧を供給して前記チップを動作させ、
チップの状態で複数個を一括してエ−ジングするように
した。
【００１３】
【作用】前記チップを収納するソケット底部及び前記ソ
ケットが搭載されるエ−ジングボ−ドに設けた貫通孔は
、前記チップを真空吸引するパイプを通すための役割を
果たす。前記パイプは、前記チップを前記ソケットの所
定の位置に載置した後、前記チップを真空吸引して所定
の位置に仮固定する。前記ソケットの押圧蓋は、前記チ
ップを前記ソケットの所定の位置に完全固定する。
ケットが搭載されるエ−ジングボ−ドに設けた貫通孔は
、前記チップを真空吸引するパイプを通すための役割を
果たす。前記パイプは、前記チップを前記ソケットの所
定の位置に載置した後、前記チップを真空吸引して所定
の位置に仮固定する。前記ソケットの押圧蓋は、前記チ
ップを前記ソケットの所定の位置に完全固定する。
【００１４】また、上記チップの電極は、フレキシブル
基板の給電用電極に接触して導通する。この給電用電極
は拡大ピッチ電極に導通されている。前記拡大ピッチ電
極は、ソケットの内部接続端子に対向、当接して導通す
る。この当接導通部分は、そのピッチが拡大されている
ので容易に確実に対向、当接して導通される。前記各当
接部はソケットと押圧蓋との間に、弾性体シ−トを介し
て挾圧されて当接圧力が与えられて確実に導通する。前
記フレキシブル基板及び弾性体シ−トに設けた貫通孔は
、前記チップを真空吸引するパイプを通すための役割を
果たす。
基板の給電用電極に接触して導通する。この給電用電極
は拡大ピッチ電極に導通されている。前記拡大ピッチ電
極は、ソケットの内部接続端子に対向、当接して導通す
る。この当接導通部分は、そのピッチが拡大されている
ので容易に確実に対向、当接して導通される。前記各当
接部はソケットと押圧蓋との間に、弾性体シ−トを介し
て挾圧されて当接圧力が与えられて確実に導通する。前
記フレキシブル基板及び弾性体シ−トに設けた貫通孔は
、前記チップを真空吸引するパイプを通すための役割を
果たす。
【００１５】
【実施例】図１は本発明に係るエ−ジング方法の一実施
例を示す分解斜視図、図２は同じく断面図である。
例を示す分解斜視図、図２は同じく断面図である。
【００１６】本図はエ−ジングボ−ド６上に一個のソケ
ット１のみ示してあるが、本発明を実施する場合は複数
のソケット１が搭載されることが望ましい。
ット１のみ示してあるが、本発明を実施する場合は複数
のソケット１が搭載されることが望ましい。
【００１７】この実施例に用いる主な装置は、底部に貫
通孔１９をもつソケット１、貫通孔２１をもつシリコン
ゴムシ−ト２、貫通孔３５をもつフレキシブル基板３、
位置合わせ用ハ−フミラ−４、チップ５、エ−ジングボ
−ド６及びパイプ７から構成されている。
通孔１９をもつソケット１、貫通孔２１をもつシリコン
ゴムシ−ト２、貫通孔３５をもつフレキシブル基板３、
位置合わせ用ハ−フミラ−４、チップ５、エ−ジングボ
−ド６及びパイプ７から構成されている。
【００１８】ソケット１は耐熱性プラスチック又はセラ
ミック製であり、通常のＬＳＩソケットと同様の構造（
即ち、チップ状態ではなく、パッケ−ジ済のＬＳＩのエ
−ジングを行うためのソケットに類似した構成）であっ
て、外部リ−ド１１と、外部リ−ド１１に導通され、か
つ弾性の内部接続端子１２とを備えている。そして、こ
のソケット１の底部には、チップ５が位置する中央部に
パイプ７を通すための貫通孔１９を設けてある。
ミック製であり、通常のＬＳＩソケットと同様の構造（
即ち、チップ状態ではなく、パッケ−ジ済のＬＳＩのエ
−ジングを行うためのソケットに類似した構成）であっ
て、外部リ−ド１１と、外部リ−ド１１に導通され、か
つ弾性の内部接続端子１２とを備えている。そして、こ
のソケット１の底部には、チップ５が位置する中央部に
パイプ７を通すための貫通孔１９を設けてある。
【００１９】また、ソケット１の内部底面には、シリコ
ンゴム製の弾性体シ−ト（シリコンゴムシ−トと略する
）２を収納するための凹部１３を設け、この凹部１３の
底面にシリコンゴムシ−ト２を接着してある。そしてシ
リコンゴムシ−ト２の中央部にパイプ７を通すための貫
通孔２１を設けてある。
ンゴム製の弾性体シ−ト（シリコンゴムシ−トと略する
）２を収納するための凹部１３を設け、この凹部１３の
底面にシリコンゴムシ−ト２を接着してある。そしてシ
リコンゴムシ−ト２の中央部にパイプ７を通すための貫
通孔２１を設けてある。
【００２０】フレキシブル基板３は、チップ状態の半導
体装置であるチップ５と、パッケ−ジされた半導体装置
に適合するソケット１の内部接続端子１２とを電気的に
接続するための部材であり、中央部にパイプ７を通すた
めの貫通孔３５を設けてある。本例のフレキシブル基板
３は、ポリイミド材で構成してあり、その上面にはチッ
プ５のチップ電極に当接する多数の給電用電極３２が配
置され、その下面には、多数の給電用電極３２のそれぞ
れに導通された拡大ピッチ電極３１が配列されている。 ３３は、給電用電極３２と拡大ピッチ電極３１とを接続
している銅箔パタ−ンである。
体装置であるチップ５と、パッケ−ジされた半導体装置
に適合するソケット１の内部接続端子１２とを電気的に
接続するための部材であり、中央部にパイプ７を通すた
めの貫通孔３５を設けてある。本例のフレキシブル基板
３は、ポリイミド材で構成してあり、その上面にはチッ
プ５のチップ電極に当接する多数の給電用電極３２が配
置され、その下面には、多数の給電用電極３２のそれぞ
れに導通された拡大ピッチ電極３１が配列されている。 ３３は、給電用電極３２と拡大ピッチ電極３１とを接続
している銅箔パタ−ンである。
【００２１】フレキシブル基板３とソケット１とを相互
に位置決めするため、ソケット１には二個の位置決めピ
ン１４を設けてあり、一方、フレキシブル基板３には二
個のガイド孔３４を設けてある。１７は、押圧蓋１５が
位置決めピン１４と干渉しないように設けた逃がし穴で
ある。
に位置決めするため、ソケット１には二個の位置決めピ
ン１４を設けてあり、一方、フレキシブル基板３には二
個のガイド孔３４を設けてある。１７は、押圧蓋１５が
位置決めピン１４と干渉しないように設けた逃がし穴で
ある。
【００２２】フレキシブル基板３は、本例では厚さ２５
ミクロンのポリイミドフィルムで構成し、適度の可撓性
と耐熱性とを得た。またフレキシブル基板３の下面に設
けた拡大ピッチ電極３１は、本例では厚さ１８ミクロン
の銅箔によって構成し、内部接続端子１２に対応させて
配列し、金メッキを施して導通の確実性を図った。また
、フレキシブル基板３の上面に設けた給電用電極３２は
、チップ５のチップ電極に対応して配列し、金メッキを
施してフレキシブル基板面から２０ミクロン突出させ、
突起状電極とした。これによりチップ電極と給電用電極
３２との接触、導通が確実となる。しかし、チップ電極
が突起状であれば、給電用電極３２は必ずしも突起状に
形成する必要はない。給電用電極３２と拡大ピッチ電極
３１とは、フレキシブル基板３に設けたスル−ホ−ルを
介して、銅箔パタ−ン３３によって接続する。
ミクロンのポリイミドフィルムで構成し、適度の可撓性
と耐熱性とを得た。またフレキシブル基板３の下面に設
けた拡大ピッチ電極３１は、本例では厚さ１８ミクロン
の銅箔によって構成し、内部接続端子１２に対応させて
配列し、金メッキを施して導通の確実性を図った。また
、フレキシブル基板３の上面に設けた給電用電極３２は
、チップ５のチップ電極に対応して配列し、金メッキを
施してフレキシブル基板面から２０ミクロン突出させ、
突起状電極とした。これによりチップ電極と給電用電極
３２との接触、導通が確実となる。しかし、チップ電極
が突起状であれば、給電用電極３２は必ずしも突起状に
形成する必要はない。給電用電極３２と拡大ピッチ電極
３１とは、フレキシブル基板３に設けたスル−ホ−ルを
介して、銅箔パタ−ン３３によって接続する。
【００２３】押圧蓋１５の下面には、チップ５の上面に
当接する凹部１６が設けられている。また、図２に示し
たように押圧蓋１５を閉じた状態に保持しうるように、
図１に示すロック機構１８が設けられている。
当接する凹部１６が設けられている。また、図２に示し
たように押圧蓋１５を閉じた状態に保持しうるように、
図１に示すロック機構１８が設けられている。
【００２４】本発明方法を適用してエ−ジングを行うに
は、シリコンゴムシ−ト２が載置されたソケット１にフ
レキシブル基板３を設置し、チップ５を真空吸着するた
めのパイプ７をエ−ジングボ−ド６の下方より、貫通孔
６１、１９、２１及び３５を通してフレキシブル基板３
のわずか上方にまで挿入する。次に、チップ５のチップ
電極とフレキシブル基板３の給電用電極３２とを対向さ
せるようにしてチップ５をフレキシブル基板３の上方に
配置し、両者の間にハ−フミラ−４を挿入して光学装置
（図示せず）によりチップ５とフレキシブル基板３との
位置合わせを行う。次に、ハ−フミラ−４を退避させて
チップ５をフレキシブル基板３に接触させるとともに、
パイプ７によりチップ５を真空吸着して、パイプ７を下
方に引っ張るような所定の力を加えてチップ５を仮固定
する。その後、押圧蓋１５を閉じ（図２の状態）、ロッ
ク機構１８によりチップ５をソケット１に完全固定して
、パイプ７を貫通孔６１、１９、２１及び３５から引き
抜く。この状態でシリコンゴムシ−ト２の弾性とフレキ
シブル基板３の可撓性とによって、チップ電極５１が給
電用電極３２に接触し、銅箔パタ−ン３３、内部接続端
子１２を介して外部リ−ド１１に導通される。
は、シリコンゴムシ−ト２が載置されたソケット１にフ
レキシブル基板３を設置し、チップ５を真空吸着するた
めのパイプ７をエ−ジングボ−ド６の下方より、貫通孔
６１、１９、２１及び３５を通してフレキシブル基板３
のわずか上方にまで挿入する。次に、チップ５のチップ
電極とフレキシブル基板３の給電用電極３２とを対向さ
せるようにしてチップ５をフレキシブル基板３の上方に
配置し、両者の間にハ−フミラ−４を挿入して光学装置
（図示せず）によりチップ５とフレキシブル基板３との
位置合わせを行う。次に、ハ−フミラ−４を退避させて
チップ５をフレキシブル基板３に接触させるとともに、
パイプ７によりチップ５を真空吸着して、パイプ７を下
方に引っ張るような所定の力を加えてチップ５を仮固定
する。その後、押圧蓋１５を閉じ（図２の状態）、ロッ
ク機構１８によりチップ５をソケット１に完全固定して
、パイプ７を貫通孔６１、１９、２１及び３５から引き
抜く。この状態でシリコンゴムシ−ト２の弾性とフレキ
シブル基板３の可撓性とによって、チップ電極５１が給
電用電極３２に接触し、銅箔パタ−ン３３、内部接続端
子１２を介して外部リ−ド１１に導通される。
【００２５】これによりエ−ジングボ−ド６に搭載した
複数のソケット１に同様の操作を行ってチップ５を収納
し、外部リ−ド１１に電源及び信号電圧を印加してチッ
プ５を作動させ、所定温度で所定時間のエ−ジングを行
う。
複数のソケット１に同様の操作を行ってチップ５を収納
し、外部リ−ド１１に電源及び信号電圧を印加してチッ
プ５を作動させ、所定温度で所定時間のエ−ジングを行
う。
【００２６】なお、チップ５とフレキシブル基板３との
位置合わせは、ハ−フミラ−４を用いるものに限定する
ものではなく、他の光学的手段を用いても良い。
位置合わせは、ハ−フミラ−４を用いるものに限定する
ものではなく、他の光学的手段を用いても良い。
【００２７】このように本実施例の場合の効果について
、その要点を略述すると次のようである。
、その要点を略述すると次のようである。
【００２８】先ず、チップを真空吸着するパイプを用い
てソケット内の所定の位置にチップを仮固定した後、押
圧蓋により完全固定するようにしたため、確実にソケッ
ト内の給電用電極とチップの電極とを接触させることが
できる。
てソケット内の所定の位置にチップを仮固定した後、押
圧蓋により完全固定するようにしたため、確実にソケッ
ト内の給電用電極とチップの電極とを接触させることが
できる。
【００２９】また、拡大ピッチ電極をもつフレキシブル
基板を用いるので、パッケ−ジングされたＬＳＩに用い
る内部接続端子ピッチの粗いソケットにチップを収納で
きるようになった。更に、半導体装置の品種を変更して
、チップの形状やチップ電極の個数、形状が変わった場
合も、各仕様に適応するフレキシブル基板を用いること
で同一のソケットを使用することができる。
基板を用いるので、パッケ−ジングされたＬＳＩに用い
る内部接続端子ピッチの粗いソケットにチップを収納で
きるようになった。更に、半導体装置の品種を変更して
、チップの形状やチップ電極の個数、形状が変わった場
合も、各仕様に適応するフレキシブル基板を用いること
で同一のソケットを使用することができる。
【００３０】
【発明の効果】本発明によれば、半導体装置をパッケ−
ジングする前のチップ状態でエ−ジングすることが出来
るので、エ−ジングによってチェックアウトされる不良
品にパッケ−ジングを施す無駄が省かれる。
ジングする前のチップ状態でエ−ジングすることが出来
るので、エ−ジングによってチェックアウトされる不良
品にパッケ−ジングを施す無駄が省かれる。
【図１】本発明の半導体装置のエ−ジング方法の一実施
例を示す分解斜視図。
例を示す分解斜視図。
【図２】本発明の半導体装置のエ−ジング方法の一実施
例を示す断面図。
例を示す断面図。
１…ソケット、
２…シリコンゴムシ−ト、
３…フレキシブル基板、
４…位置合わせ用ハ−フミラ−、
５…チップ、
６…エ−ジングボ−ド、
７…パイプ、
１１…外部リ−ド、
１２…内部接続端子、
１４…位置決めピン、
１５…押圧蓋、
１６…凹部、
１８…ロック機構、
３１…拡大ピッチ電極、
３２…給電用電極、
３３…銅箔パタ−ン、
３４…ガイド孔、
１９、２１、３５、６１…貫通孔。
Claims (2)
- 【請求項１】半導体装置をチップ状態でエ−ジングする
方法において、前記チップを収納するソケット底部及び
前記ソケットが搭載されるエ−ジングボ−ドに、前記チ
ップを真空吸引するパイプを通すための貫通孔を設け、
前記チップを前記ソケットの所定の位置に載置するとと
もに、前記貫通孔を通した前記パイプにより仮固定した
後、前記ソケットの押圧蓋により完全固定し、前記エ−
ジングボ−ドに電源及び信号電圧を供給して前記チップ
を動作させ、前記チップの状態に応じて複数個を一括し
てエ−ジングするようにしたことを特徴とする半導体装
置のエ−ジング方法。 - 【請求項２】請求項１において、前記ソケット内の底部
に、前記貫通孔を設けた弾性体シ−トを搭載し、その上
に前記チップの電極に対応して配置した給電用電極と前
記給電用電極よりも粗いピッチで配列されて前記給電用
電極のそれぞれに接続された拡大ピッチ電極と前記貫通
孔を設けたフレキシブル基板を載置し、前記チップの電
極を前記給電用電極に対向させて位置決めした、半導体
装置のエ−ジング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3054315A JP2917553B2 (ja) | 1991-03-19 | 1991-03-19 | 半導体装置のエージング方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP3054315A JP2917553B2 (ja) | 1991-03-19 | 1991-03-19 | 半導体装置のエージング方法 |
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| JP2917553B2 JP2917553B2 (ja) | 1999-07-12 |
Family
ID=12967153
Family Applications (1)
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|---|---|---|---|
| JP3054315A Expired - Lifetime JP2917553B2 (ja) | 1991-03-19 | 1991-03-19 | 半導体装置のエージング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2917553B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5945834A (en) * | 1993-12-16 | 1999-08-31 | Matsushita Electric Industrial Co., Ltd. | Semiconductor wafer package, method and apparatus for connecting testing IC terminals of semiconductor wafer and probe terminals, testing method of a semiconductor integrated circuit, probe card and its manufacturing method |
-
1991
- 1991-03-19 JP JP3054315A patent/JP2917553B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5945834A (en) * | 1993-12-16 | 1999-08-31 | Matsushita Electric Industrial Co., Ltd. | Semiconductor wafer package, method and apparatus for connecting testing IC terminals of semiconductor wafer and probe terminals, testing method of a semiconductor integrated circuit, probe card and its manufacturing method |
| US6005401A (en) * | 1993-12-16 | 1999-12-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor wafer package, method and apparatus for connecting testing IC terminals of semiconductor wafer and probe terminals, testing method of a semiconductor integrated circuit, probe card and its manufacturing method |
| US6323663B1 (en) | 1993-12-16 | 2001-11-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor wafer package, method and apparatus for connecting testing IC terminals of semiconductor wafer and probe terminals, testing method of a semiconductor integrated circuit, probe card and its manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2917553B2 (ja) | 1999-07-12 |
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