JPH04290272A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH04290272A JPH04290272A JP3052906A JP5290691A JPH04290272A JP H04290272 A JPH04290272 A JP H04290272A JP 3052906 A JP3052906 A JP 3052906A JP 5290691 A JP5290691 A JP 5290691A JP H04290272 A JPH04290272 A JP H04290272A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- electrode
- region
- unit
- electrode layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
- H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/117—Shapes of semiconductor bodies
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、電流容量を大きくする
ため複数の単位素子を１枚の半導体基板に集積し、並列
接続して用いる半導体装置およびその製造方法に関する
。
ため複数の単位素子を１枚の半導体基板に集積し、並列
接続して用いる半導体装置およびその製造方法に関する
。
【０００２】
【従来の技術】例えばＭＯＳ型電界効果トランジスタ
（以下ＭＯＳＦＥＴと記す） あるいは絶縁ゲート型バ
イポーラトランジスタ （以下ＩＧＢＴと記す） のよ
うにゲート電極への入力信号により主電流を制御する半
導体装置においては、大面積の主電極を流れる電流を制
御することが困難であるため、大容量化する場合には、
例えば特開昭６３−２７８２６４号公報に記載されてい
るように、容器内に数ｍｍ角の寸法の素子を並べ、それ
らのソース電極をＡｌ線のボンディングなどで相互に接
続することによりモジュール化して並列接続する方法が
とられている。
（以下ＭＯＳＦＥＴと記す） あるいは絶縁ゲート型バ
イポーラトランジスタ （以下ＩＧＢＴと記す） のよ
うにゲート電極への入力信号により主電流を制御する半
導体装置においては、大面積の主電極を流れる電流を制
御することが困難であるため、大容量化する場合には、
例えば特開昭６３−２７８２６４号公報に記載されてい
るように、容器内に数ｍｍ角の寸法の素子を並べ、それ
らのソース電極をＡｌ線のボンディングなどで相互に接
続することによりモジュール化して並列接続する方法が
とられている。
【０００３】しかし、このような方法では、容量が大き
くするには素子の数を多くしなければならないが、素子
の数が多くなるにつれてボンディングされる導線の配線
が複雑になり、容器内での断線などが起こりやすくなる
。さらに細い導線では、大電流を流した時に熱による断
線等もおこりやすい。
くするには素子の数を多くしなければならないが、素子
の数が多くなるにつれてボンディングされる導線の配線
が複雑になり、容器内での断線などが起こりやすくなる
。さらに細い導線では、大電流を流した時に熱による断
線等もおこりやすい。
【０００４】この問題を解決するために、１枚の半導体
基板に多数の単位素子を集積することが考えられる。そ
して各素子の主電極に共通の電極体が圧接される加圧接
触構造にすれば、接続の信頼性が向上するばかりでなく
、接続導体のインダクタンス， 抵抗が小さくなり、ま
た基板を両面から冷却することができるので冷却効率を
上げることができる。結果として半導体装置としての特
性， 信頼性の向上につながる。
基板に多数の単位素子を集積することが考えられる。そ
して各素子の主電極に共通の電極体が圧接される加圧接
触構造にすれば、接続の信頼性が向上するばかりでなく
、接続導体のインダクタンス， 抵抗が小さくなり、ま
た基板を両面から冷却することができるので冷却効率を
上げることができる。結果として半導体装置としての特
性， 信頼性の向上につながる。
【０００５】
【発明が解決しようとする課題】しかし、モジュール，
ＩＧＢＴの特性向上のために素子構造が微細化すると
、加圧時にゲート部の酸化膜などが機械的損傷を受けた
り、応力により特性が変化することが予想され、加圧接
触構造をとることが困難である。
ＩＧＢＴの特性向上のために素子構造が微細化すると
、加圧時にゲート部の酸化膜などが機械的損傷を受けた
り、応力により特性が変化することが予想され、加圧接
触構造をとることが困難である。
【０００６】一方、１枚の基板に多数の単位素子を形成
する場合、すべての単位素子に欠陥がないとは限らず、
不良の単位素子が存在することが考えられる。このよう
な不良単位素子を切離して動作しないようにすれば半導
体装置の良品率が向上する。
する場合、すべての単位素子に欠陥がないとは限らず、
不良の単位素子が存在することが考えられる。このよう
な不良単位素子を切離して動作しないようにすれば半導
体装置の良品率が向上する。
【０００７】本発明の目的は、微細素子構造をもってい
る場合でも、各単位素子の電極に電極体を容易に加圧接
触させることのできる半導体装置を提供することにある
。同時に製造工程中に不良単位素子の切離しが容易にで
きる半導体装置の製造方法を提供することにある。
る場合でも、各単位素子の電極に電極体を容易に加圧接
触させることのできる半導体装置を提供することにある
。同時に製造工程中に不良単位素子の切離しが容易にで
きる半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、複数の単位素子が形成さ
れる半導体基板の一主面が複数の同じ高さの突出部を有
し、各単位素子のその突出部以外の低い部分に露出する
素子領域に接触すると共に突出部の頂面に被着する電極
層が設けられ、その電極層の突出部上の領域に共通に電
極体が圧接するものとする。そのような半導体装置は、
ＭＯＳＦＥＴ， ＩＧＢＴあるいはバイポーラトランジ
スタであることが有効である。またそのような半導体装
置の製造方法において、電極層形成後、各単位素子の電
気的特性を測定したのち、特性規定値を満足しない単位
素子の電極層を素子領域との接触部と突出部頂面上の領
域との間で切断するものとする。
めに、本発明の半導体装置は、複数の単位素子が形成さ
れる半導体基板の一主面が複数の同じ高さの突出部を有
し、各単位素子のその突出部以外の低い部分に露出する
素子領域に接触すると共に突出部の頂面に被着する電極
層が設けられ、その電極層の突出部上の領域に共通に電
極体が圧接するものとする。そのような半導体装置は、
ＭＯＳＦＥＴ， ＩＧＢＴあるいはバイポーラトランジ
スタであることが有効である。またそのような半導体装
置の製造方法において、電極層形成後、各単位素子の電
気的特性を測定したのち、特性規定値を満足しない単位
素子の電極層を素子領域との接触部と突出部頂面上の領
域との間で切断するものとする。
【０００９】
【作用】半導体基板の突出部上にある電極層に電極体が
圧接するので、低い部分にある素子領域の露出面あるい
はその上の電極層に力が加わることがなく、機械的損傷
や応力による特性変化のおそれがなくなる。また、各単
位素子の特性測定ののち、不良単位素子の電極層を電極
体接触部と素子領域接触部の中間で切断すれば、電極体
が圧接していてもその単位素子の動作が阻止される。
圧接するので、低い部分にある素子領域の露出面あるい
はその上の電極層に力が加わることがなく、機械的損傷
や応力による特性変化のおそれがなくなる。また、各単
位素子の特性測定ののち、不良単位素子の電極層を電極
体接触部と素子領域接触部の中間で切断すれば、電極体
が圧接していてもその単位素子の動作が阻止される。
【００１０】
【実施例】図１は本発明の一実施例のＩＧＢＴを示す。
図において、ｎ− 層１の一側にｐ＋ コレクタ層２が
設けられ、他側の表面層内に選択的にｐ領域３が、その
ｐ領域３の表面層内に選択的にｎ＋ エミッタ領域４が
それぞれ形成されている。ｐ領域３のｎ− 層１とｎ＋
領域４にはさまれた部分がチャネル領域で、二つのチ
ャネル領域にまたがってゲート酸化膜５を介してゲート
電極６が設けられ、ゲート電極６と絶縁されたエミッタ
電極７がｐ領域３およびｎ＋ 領域４に共通に接触して
いる。また、ｐ＋ コレクタ層２にはコレクタ電極８が
接触している。 この構造は公知のＩＧＢＴの構造であるが、この実施例
の場合、ｎ− 層１の表面に突出部１０が形成され段差
がある。段差は約２０μｍである。この段差は、例えば
エピタキシャル成長層であるｎ− 層１の上面にＳｉＯ
２ 膜でマスクを形成し、ＨＦ／ＨＮＯ３ 系のエッチ
ング液でエッチングすることにより得ることができる。 エミッタ電極７はＡｌのような導電性金属の層をパター
ニングしたものであるが、その際突出部１０の上にも延
在するようにする。 エミッタ電極７と突出部１０の頂面および側面はＳｉＯ
２ 膜１１で絶縁されている。そして、電極板９とコレ
クタ電極８とに上下から圧力を加えることにより、電極
板９を突出部１０上に延びたエミッタ電極８と圧接する
ことができる。電極板９の下面とｐ領域３， ｎ＋ 領
域４の上のエミッタ電極８との間にはｎ− 層１の段差
による距離があるため、電極板９の圧力の影響が及ぶこ
とはない。
設けられ、他側の表面層内に選択的にｐ領域３が、その
ｐ領域３の表面層内に選択的にｎ＋ エミッタ領域４が
それぞれ形成されている。ｐ領域３のｎ− 層１とｎ＋
領域４にはさまれた部分がチャネル領域で、二つのチ
ャネル領域にまたがってゲート酸化膜５を介してゲート
電極６が設けられ、ゲート電極６と絶縁されたエミッタ
電極７がｐ領域３およびｎ＋ 領域４に共通に接触して
いる。また、ｐ＋ コレクタ層２にはコレクタ電極８が
接触している。 この構造は公知のＩＧＢＴの構造であるが、この実施例
の場合、ｎ− 層１の表面に突出部１０が形成され段差
がある。段差は約２０μｍである。この段差は、例えば
エピタキシャル成長層であるｎ− 層１の上面にＳｉＯ
２ 膜でマスクを形成し、ＨＦ／ＨＮＯ３ 系のエッチ
ング液でエッチングすることにより得ることができる。 エミッタ電極７はＡｌのような導電性金属の層をパター
ニングしたものであるが、その際突出部１０の上にも延
在するようにする。 エミッタ電極７と突出部１０の頂面および側面はＳｉＯ
２ 膜１１で絶縁されている。そして、電極板９とコレ
クタ電極８とに上下から圧力を加えることにより、電極
板９を突出部１０上に延びたエミッタ電極８と圧接する
ことができる。電極板９の下面とｐ領域３， ｎ＋ 領
域４の上のエミッタ電極８との間にはｎ− 層１の段差
による距離があるため、電極板９の圧力の影響が及ぶこ
とはない。
【００１１】この状態でゲート電極６およびエミッタ電
極７にプローブを接触させ電気的特性を測定する。その
結果、ゲート電極６１の下の単位素子１２が不良である
ことがわかった場合、この単位素子のエミッタ電極７１
，７２を突出部１０の側面上１３， １４で切断する。 切断はレーザトリミングやエッチングなどで行う。これ
によりこの単位素子１２は動作しなくなり、半導体装置
全体としての特性としては問題なくなる。
極７にプローブを接触させ電気的特性を測定する。その
結果、ゲート電極６１の下の単位素子１２が不良である
ことがわかった場合、この単位素子のエミッタ電極７１
，７２を突出部１０の側面上１３， １４で切断する。 切断はレーザトリミングやエッチングなどで行う。これ
によりこの単位素子１２は動作しなくなり、半導体装置
全体としての特性としては問題なくなる。
【００１２】上記実施例では加圧接触型ＩＧＢＴについ
て述べたが、本発明は加圧接触型ＭＯＳＦＥＴあるいは
加圧接触型バイポーラトランジスタなどにも同様に実施
できる。
て述べたが、本発明は加圧接触型ＭＯＳＦＥＴあるいは
加圧接触型バイポーラトランジスタなどにも同様に実施
できる。
【００１３】
【発明の効果】本発明によれば、一つの半導体基板に集
積されるＩＧＢＴなどの各単位素子本体とその電極の圧
接部とを半導体基板一面上の段差で位置的に分離するこ
とにより、微細構造の場合でも素子特性に影響を与える
ことなく電極体を圧接することを可能にした。また、不
良単位素子の切離しを、電極層と圧接部と素子領域との
間で切断することにより簡単に行うことができ、不良基
板数を減らし、製造歩留まりを向上させることができた
。
積されるＩＧＢＴなどの各単位素子本体とその電極の圧
接部とを半導体基板一面上の段差で位置的に分離するこ
とにより、微細構造の場合でも素子特性に影響を与える
ことなく電極体を圧接することを可能にした。また、不
良単位素子の切離しを、電極層と圧接部と素子領域との
間で切断することにより簡単に行うことができ、不良基
板数を減らし、製造歩留まりを向上させることができた
。
【図１】本発明の一実施例のＩＧＢＴの要部断面図
１ ｎ− 層
２ ｐ＋ コレクタ層
３ ｐ領域
４ ｎ＋ エミッタ領域
５ ゲート酸化膜
６ ゲート電極
７ エミッタ電極
８ コレクタ電極
９ 電極板
１０ 突出部
１２ 単位ＩＧＢＴ素子
１３ 切断部
１４ 切断部
Claims (5)
- 【請求項１】複数の単位素子が形成される半導体基板の
一主面が複数の同じ高さの突出部を有し、各単位素子の
その突出部以外の低い部分に露出する素子領域に接触す
ると共に突出部の頂面に被着する電極層が設けられ、そ
の電極層の突出部上の領域に共通に電極体が圧接するこ
とを特徴とする半導体装置。 - 【請求項２】ＭＯＳ型電界効果トランジスタである請求
項１記載の半導体装置。 - 【請求項３】絶縁ゲート型バイポーラトランジスタであ
る請求項１記載の半導体装置。 - 【請求項４】バイポーラトランジスタである請求項１記
載の半導体装置。 - 【請求項５】請求項１ないし４のいずれかに記載の半導
体装置の製造方法において、電極層形成後、各単位素子
の電気的特性を測定したのち、特性規定値を満足しない
単位素子の電極層を素子領域との接触部と突出部頂面上
の領域との間で切断することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052906A JPH04290272A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052906A JPH04290272A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04290272A true JPH04290272A (ja) | 1992-10-14 |
Family
ID=12927884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3052906A Pending JPH04290272A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04290272A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202202A (ja) * | 1993-12-24 | 1995-08-04 | Consorzio Per La Ric Sulla Microelettronica Nel Mezzogiorno | 電力用ｍｏｓデバイスチップ及びパッケージアッセンブリ |
| US5635734A (en) * | 1994-03-16 | 1997-06-03 | Hitachi, Ltd. | Insulated gate type semiconductor device in which the reliability and characteristics thereof are not deteriorated due to pressing action and power inverter using the same |
| JP2002170784A (ja) * | 2000-12-01 | 2002-06-14 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
-
1991
- 1991-03-19 JP JP3052906A patent/JPH04290272A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202202A (ja) * | 1993-12-24 | 1995-08-04 | Consorzio Per La Ric Sulla Microelettronica Nel Mezzogiorno | 電力用ｍｏｓデバイスチップ及びパッケージアッセンブリ |
| US5635734A (en) * | 1994-03-16 | 1997-06-03 | Hitachi, Ltd. | Insulated gate type semiconductor device in which the reliability and characteristics thereof are not deteriorated due to pressing action and power inverter using the same |
| JP2002170784A (ja) * | 2000-12-01 | 2002-06-14 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
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