JPH04290975A - 内蔵電流試験機能つき集積回路及び集積回路の電流試験方法 - Google Patents

内蔵電流試験機能つき集積回路及び集積回路の電流試験方法

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JPH04290975A
JPH04290975A JP3283829A JP28382991A JPH04290975A JP H04290975 A JPH04290975 A JP H04290975A JP 3283829 A JP3283829 A JP 3283829A JP 28382991 A JP28382991 A JP 28382991A JP H04290975 A JPH04290975 A JP H04290975A
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transistor
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フレデリック・エー・ペルナ
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    • G01R31/30—Marginal testing, e.g. by varying supply voltage
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    • G—PHYSICS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【発明の技術分野】本発明はベースの内蔵試験回路を有
するスタティックＣＭＯＳ論理集積回路に関し、それら
を行ベースのスタンダード・セル配列により構成した場
合にも関している。
【０００２】
【従来技術とその問題点】算術論理ユニットの自己試験
のための内蔵試験回路（ＢＩＴＣ）については、Ｐｈｉ
ｌ　　ＮｉｇｈおよびＷｏｊｃｉｅｃｈ　　Ｍａｌｙ共
著の、“内蔵電流検出を使用する自己試験ＡＬＵ”（Ｉ
ＥＥＥカスタムＩＣ会議、２２．１．１−２２．１．４
頁、１９８９年）と題する論文に記述されている。この
論文は、従来のＣＭＯＳ回路における静的電流試験のた
めの回路接地と直列に配置した電流センサーについて記
述している。しかしセミカスタムスタンダード・セル設
計ＣＭＯＳ回路とともに使用するのに適したＢＩＣＴ設
計が必要であるのに実現されていない。
【０００３】
【発明の目的】本発明の目的は、電源バスの電流を検出
する新規な内蔵試験回路により、スタンダード・セルＣ
ＭＯＳ回路にも適用できる試験手段を提供することにあ
る。
【０００４】
【発明の概要】本発明は、集積回路（ＩＣ）に電圧を供
給するための主電源バス手段、主電源バス手段からＩＣ
の第一部に電力を加えるための行電源バス手段（ｒｏｗ
　　ｐｏｗｅｒ　　ｂｕｓｓ　　ｍｅａｎｓ）、主およ
び行電源バス手段の間の接続をするための通常および試
験モードで動作可能なスイッチング回路手段、および欠
陥起因電流を検出するため試験モードにおいてＩＣの第
一の部分のインピーダンスに応答する制御回路手段など
を含む、内蔵電流試験回路を伴うＩＣをもたらすもので
ある。
【０００５】他の側面では、本発明は、電圧源をＩＣに
備え、電圧源からスイッチング回路を通してＩＣの第一
の部分に電力を与え、スイッチング回路を通常および試
験モードで動作させ、試験モード中にＩＣの第一の部分
における欠陥起因電流を検出することにより、ＩＣの電
流試験方法を与える。
【０００６】本発明のこれらの特徴および他の特徴およ
び利点は、１組の図面を添付する以下の詳細説明からさ
らに明らかである。図面および説明の全体において同じ
参照番号は等価な対象を指している。
【０００７】
【望ましい実施例の詳細説明】図２は本発明の実施例で
用いるスイッチング回路１０の概略図である。試験回路
のスイッチング部は、設計、製造により引き起こされる
異常な挙動または他の欠陥を検出するために、スタティ
ックＣＭＯＳ論理回路を含むＩＣ内に構成することがで
きる。
【０００８】スイッチング回路１０は、ＶＤＤ、即わち
主電源バス、および行内のスタンダード・セルに電力を
供給する行電源バスの間で直列に接続される。これは、
２つのモード、すなわち通常モードおよび試験モードで
作動することができる。
【０００９】通常（動作）モードでは、試験クロック信
号バッファ２０の入力に加えられる試験クロック信号２
２（試験クロック信号線２２上の試験クロック信号の略
称）はハイ状態である。試験クロック信号バッファ２０
内のトランジスタ２４および２６は、試験クロックのハ
イ信号２２に応答して、パス・トランジスタ１６の入力
をロー状態にし、通常（動作）中にこのパス・トランジ
スタをその導通低抵抗状態に保つ。
【００１０】試験（動作）モード中には、試験クロック
信号２２は、図示していない回路部によりロー状態にさ
れ、試験クロック信号バッファ２０でトランジスタ１６
をオフにバイアスさせて、ＶＤＤおよび行電源バス１８
の間に直列インピーダンスを入れる。行電源バス１８に
接続されたセルに作用する異常電流漏れがある場合には
、行電源バス１８の電源電圧は、検出可能なトリガしき
い値よりも低下する。
【００１１】低電流の通常導通トランジスタ、例えば通
常漏洩電流パス・トランジスタ２８などは、プルアップ
・トランジスタとしてパス・トランジスタ１６と並列に
配置して、許容可能な漏洩電流により試験モード中に行
電源バス１８で検出可能な電圧低下を引き起こさないよ
うな、良好または欠陥のない回路に存在する正常または
許容可能な漏洩電流を供給することができる。
【００１２】各スイッチング回路１０内に含まれるトラ
ンジスタ３０は、いずれかの行電源バスの電圧がしきい
電圧以下に下がるときを検出する入力ＯＲ機能部を形成
する。ＯＲ入力トランジスタ３０は、ＶＤＤに接続され
、行電源バス１８の電圧がトランジスタ３０のしきい電
圧以下に下降したときに、出力信号線３２に高電圧を与
える。トランジスタ３０の動作については、図１に示す
スタンダード・セル、セミカスタムＩＣ　　１２に関し
て詳細に述べる。
【００１３】図１においてスタンダード・セル型セミカ
スタムＩＣ　　１２には、カスタム化することのできる
回路の多数の行の標準セルを含む。行１、２および行ｎ
が示してある。各行には、試験回路のスイッチング部、
例えば、スイッチング回路１０が付随する。該スイッチ
ング回路１０の各々は、ＶＤＤ電源に接続され、行電源
バス１８により、該当する行、例えば行１などに行電源
出力を与える。
【００１４】格スイッチング回路１０は、試験制御回路
３４から試験クロック信号２２を入力として受信し、該
回路への出力信号線３２を備える。試験制御回路３４の
動作について以下に記述する。試験制御回路３４は、試
験開始信号３６を入力として受信して、試験（動作）モ
ードを起動する。試験開始信号３６は、ＶＤＤおよび回
路接地の間に接続されたトランジスタ４０および４２を
含む試験クロック開始バッファ３８により反転バッファ
されて、試験クロック信号２２を発生する。試験クロッ
ク信号２２は、出力信号線３２と回路接地との間に接続
された大形リセット・トランジスタ４６にも加えられる
。試験開始信号３６は、別途出力信号線３２と回路接地
との間に接続された低電流トランジスタ４８に直接加え
られる。出力信号線３２は、ＶＤＤと回路接地との間に
接続されたトランジスタ５２および５４を含むＯＲ出力
ドライバ５０に、入力として加えられる。
【００１５】大形リセット・トランジスタ４６および低
電流トランジスタ４８は、各スイッチング回路１０のト
ランジスタ３０とともにＯＲ機能を完成する。試験モー
ドでは、試験開始信号３６はハイ状態にクロックされる
。試験クロック信号２２は、試験クロック開始バッファ
３８によりロー状態にされ大形リセット・トランジスタ
４６の導通を停止する。低電流トランジスタ４８は、試
験開始信号３６により直接導通させられる。出力信号線
３２の信号は、ＯＲ機能の感度を高めるために、トラン
ジスタのサイズを適切に選択したＯＲ出力ドライバ５０
により増幅させることができる。
【００１６】通常（動作）モード中に、行電源バス１８
は、ＶＤＤから各行に直接ＶＤＤ電を与える。試験モー
ド中に、行電源バス１８は、導通を停止させる図２に示
すパス・トランジスタ１６によりＶＤＤから切断される
。いずれかの特定行において通常漏洩電流パス・トラン
ジスタ２８によりもたらされるすべての該漏洩電流は、
関連するスイッチング回路１０のトランジスタ３０によ
り検出され、ＯＲ出力ドライバ５０により増幅されて、
故障表示器信号５６を発生する。
【００１７】図１および図２に関して述べた回路部は、
１つの電源バスだけしか必要としないスタンダード・セ
ル行において使用するのに適している。多数の主電源バ
スを必要とするスタンダード・セル行は、図３に示すよ
うなもう１つのスイッチング回路１４を該行のために含
めることにより本発明を実施することができる。
【００１８】図３においてスイッチング回路１４などの
もう１つのスイッチング回路を各行に追加することがで
きる。スイッチング回路１４は、試験クロック信号２２
を入力として受信し、ＶＤＤと同じかあるいは別のＶＤ
Ｄ’などの適切な主電源バス電源に接続される。スイッ
チング回路１４は、すぐ後述のように行電源バス５８を
生成する。スイッチング回路１４には、ＶＤＤ’と行電
源バス５８の間に接続された大形パス・トランジスタ６
０を含む。バス・トランジスタ６０は、図２に示す試験
クロック信号バッファ２０および図１に示す試験クロッ
ク開始バッファ３８に類似した試験クロック信号バッフ
ア６６により制御される。試験クロック信号バッファ６
６には、パス・トランジスタ６０の状態を制御するため
に試験クロック信号を線２２を介してバッファに入れて
反転させるように動作するトランジスタ６２および６４
を含む。行電源バス５８は、行１の回路を介して行電源
バス１８に直接接続される。
【００１９】本発明にしたがって実施されるＢＩＣＴ機
能付きスタンダード・セルＩＣには、通常スタンダード
・セル回路部の他に、検出回路３４および１つ以上のス
イッチング回路１０を含む。多数の電源バスが必要な場
合には、本発明にしたがって実施されるＩＣに、１つ以
上の追加スイッチング回路１４も含める。
【００２０】本発明の物理的インプリメンテーションに
関して、検出回路３４はＶＤＤ、即わち主電源バスとの
直接接続を必要とする。適切なスイッチング回路が、Ｖ
ＤＤ、即わち主電源バス。および行電源バス１８または
行電源バス５８などの各行電源バスの間で直列に接続さ
れる。
【００２１】ＢＩＣＴ機能を含む各スタンダード・セル
のセミカスタムＩＣ　　１２では、１つの検出回路３４
だけを必要とする。したがって、検出回路３４は、ＶＤ
Ｄを使用することのできる回路チップ上のどこにでも置
くことができる。例えば、検出回路３４は、任意の行の
第一セルに置き、ＶＤＤとスイッチング回路１０との間
で直列に接続することができる。スイッチング回路１０
および追加スイッチング回路１４は、必要ならばスイッ
チング回路１０を一端に置き、追加スイッチング回路１
４を特定行の他端に置いて、スタンダード・セル行の両
端に都合よく置くことができる。
【００２２】通常（動作）モードでは、試験開始信号３
６はロー状態であり、パス・トランジスタ１６および６
０は導通し、ＯＲ機能が出力信号回線３２により形成さ
れ、大形リセット・トランジスタ４６および低電流トラ
ンジスタ４８はロー状態に保持され、ＯＲ出力ドライバ
５０からの故障表示器信号５６はハイ状態に保持される
。ＶＤＤおよびＶＤＤ’の少くとも一方は、各々、パス
・トランジスタ１６および６０および行電源バス１８お
よび５８を通り、該当する各行に接続される。
【００２３】標準セル内の回路部が状態を変えない場合
には、比較的小さな回路ゲートまたは他の論理の漏れ特
性により、電流要求条件が指示される。ゲートで状態の
切換を要求する回路機能は、パス・トランジスタ１６お
よび６０を通るＶＤＤおよびＶＤＤ’の少くとも一方か
らの過渡電流パルスを要求する。
【００２４】パス・トランジスタは、次に、電源電圧と
行バスとの間の電源経路に低抵抗を挿入するが、これは
論理ゲートにおける電源電圧のわずかな減少をもたらす
ことが予測される。パス・トランジスタは、該論理ゲー
トの速度の実質的な低下を避けるために、挿入損を最小
にするための充分に大きなサイズにしなければならない
。本発明の一実施例では、電流８．３ｍＡで、行に印加
された電圧が０．２０Ｖだけ降下した。この挿入損は、
電源電圧降下による回路速度の約１０〜２０％の低下を
もたらす。
【００２５】パス・トランジスタにより挿入されるイン
ピーダンスの他の利点は、電源バスにおける電流スパイ
クを制限し、それにより誘導スイッチング・ノイズを減
少させることである。
【００２６】試験モードでは、大形パス・トランジスタ
１６および６０はカットオフでバイアスが掛けられるの
で、行電源バス１８および５８は、通常漏洩電流パス・
トランジスタ２８だけを通して供給される。欠陥または
故障に関連する電流流出により行電源バス１８および５
８の電圧は、欠陥電流の大きさおよび漏洩電流パス・ト
ランジスタ２８のサイズにより決まる新しい値に変化す
る。本発明の一実施例では、１０．７μＡよりも大きな
欠陥電流は、１．０ボルト以上の行電源バス電圧変化を
引き起こす。したがって、スイッチング回路１０は、行
電源バス１８および５８の電源が、ＶＤＤから１トラン
ジスタしきい電圧降下以上下がったときに、故障表示器
信号５６を発生する電圧センサーであると考えられる。
【００２８】スイッチング回路１０の過渡挙動は、欠陥
電流の大きさにより決まる。欠陥電流は、検出前に関連
電源バスの静電容量を放電するための充分な大きさにし
ておかなければならない。
【００２９】
【発明の効果】以上詳述したように、本発明によれば、
スタンダード・セル等が行を成して整列しているＩＣに
おいて、各行の欠陥や故障による漏れ電流を検出するこ
とにより、各行の欠陥の有無を検出する。各行の結果を
ＯＲ機能を有する回路により演算して、ＩＣの欠陥の有
無を決定する表示信号を発生する。以上のような機能を
実現する回路は、小規模でＩＣ内に容易に配置すること
ができる。
【図面の簡単な説明】
【図１】各スタンダード・セル行にＢＩＣＴ機能を与え
るための検出回路３４に結合された一連のスイッチング
回路１０の使用状態を示すスタンダード・セル型セミカ
スタムＩＣの概略説明図である。
【図２】本発明の一実施例のスタンダード・セル型セミ
・カスタムＩＣにＢＩＣＴ機能を持たせるための試験回
路のスイッチング部を形成するスイッチング回路１０の
概略回路図である。
【図３】図１のスタンダード・セル型セミカスタムＩＣ
　　１２に用いるスイッチング回路１４の概略回路図で
ある。スイッチング回路１４は特定のスタンダード・セ
ル行に多重主電源バスが必要な時に用いられる。
【符号の説明】
１０，１４：スイッチング回路 １６，６０：パス・トランジスタ ２０，６６，３８：反転バッファ回路 １８，５８：行電源バス ２２：試験クロック信号線又は試験クロック信号３２：
出力信号線 ３４：検出回路、試験制御回路 ５０：ＯＲ出力ドライバ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】後記（イ）及至（ニ）より成る内蔵電流試
    験機能つき集積回路。 （イ）前記集積回路に電源電圧を供給するための主電源
    バス手段。 （ロ）前記主電源バス手段から前記集積回路の第１の部
    分に電力を印加するための行電源バス手段。 （ハ）前記主電源バス手段と前記行電源バス手段の接続
    を前記集積回路の通常モード及び試験モードに応じて決
    定するスイッチング回路手段。 （ニ）前記試験モードにおいて、前記集積回路の前記第
    １の部分のインピーダンスに応じて、該第１の部分を流
    れる欠陥起因電流を検出するための制御回路手段。
  2. 【請求項２】後記（ホ）及び（ヘ）を追加して成る請求
    項１記載の内蔵電流試験機能つき集積回路。 （ホ）前記通常モードにおいて、前記主電源バスと前記
    行電源バス間を低インピーダンス接続するためのパス・
    トランジスタ。 （ヘ）前記試験モードにおいて、前記主電源バスと前記
    行電源バス間を高インピーダンス接続するためのプルア
    ップ・トランジスタ。
  3. 【請求項３】後記（イ）及至（ニ）のステップより成る
    集積回路の電流試験方法。 （イ）集積回路に電源電圧源を接続ステップ。 （ロ）スイッチング回路を介して前記集積回路の第１の
    部分に前記電源電圧源から電力を与えるステップ。 （ハ）前記スイッチング回路を通常モード及び試験モー
    ドで動作させるステップ。 （ニ）前記試験モードにおいて、前記集積回路の前記第
    １の部分における欠陥起因電流を検出するステップ。
  4. 【請求項４】後記（ホ）及至（ヘ）のステップを追加し
    て成る請求項３記載の集積回路の電流試験方法。 （ホ）通常モードにおいて、前記集積回路の前記第１の
    部分と前記電源電圧源との間に低インピーダンス接続を
    与えるためにパス・トランジスタをバイアスするステッ
    プ。 （ヘ）試験モードにおいて、前記集積回路の前記第１の
    部分と前記電源電圧源との間に高インピーダンス接続を
    与えるためにプルアップ・トランジスタをバイアスする
    ステップ。
JP3283829A 1990-10-05 1991-10-04 内蔵電流試験機能つき集積回路及び集積回路の電流試験方法 Pending JPH04290975A (ja)

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