JPS60247942A - 半導体メモリ試験装置 - Google Patents

半導体メモリ試験装置

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JPS60247942A
JPS60247942A JP59103882A JP10388284A JPS60247942A JP S60247942 A JPS60247942 A JP S60247942A JP 59103882 A JP59103882 A JP 59103882A JP 10388284 A JP10388284 A JP 10388284A JP S60247942 A JPS60247942 A JP S60247942A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の分野） この発明は半導体メモリ等の特性を試験するための半導
体メモリ試験装置に関し、特にＣＭＯＳメモリ等の半導
体メモリの特定アドレスにおける電源電流の試験を論理
試験と共に高速に行うことができる半導体メモリ試験装
置に関する。
（発明の背景） 半導体メモリ等の試験を行うにあたっては、斗導体メモ
リ試験装置内の試験パターン発生器より試験パターンと
期待値パターンを発生し、その試験パターンを被試験メ
モリに印加して、その結果被試験メモリから出力される
データと期待値パターン否比較するごとにより、その被
試験メモリの良否を判定するようにしている。
半導体メモリの内、例えばＣＭＯＳメモリは消費電力が
極めて少ないことが知られている。従ってＣＭＯＳメモ
リはバッテリ駆動により用いられる場合が少なくない。
このようなバッテリ駆動のような態様で半導体メモリを
使用する場合には、バッテリにより何時間正常に駆動で
きるかが問題となるため、その半導体メモリの消費電力
が所定の範囲を越えず、且つそのバラツキが少ないこと
が要求される。
即ち、ＣＭＯＳメモリ等のような低消費電力の半導体メ
モリの特性を試験する場合には、通常の論理試験や直流
試験の他、その消費電力を知るために、電源電流の試験
をする必要がある。この半導体メモリに流入する電源電
流はその半導体メモリに印加されているアドレスにより
その値が異なるのが通常である。従ってこのような電源
電流の試験を行う場合には、あらかじめ被試験メモリに
ついて注目するアドレスを定め、そのアドレスについて
電流値の測定判定をするか、又は被試験メモリの全ての
アドレスについて電源電流の測定判定を行い、どのアド
レスのとき所定の範囲外となるかを調べる等の試験をし
ている。
（従来技術） 第２図は従来のこの種の半導体メモリ試験装置の構成を
示すブロック図である。図において、試験パターン発生
器１０１はタイミング発生器１０２から印加されたクロ
ック信号１０３に同期して、試験バクーン１０５と期待
値パターン１０７を発生する。試験バクーン１０５は被
試験メモリ１１２に印加するためのアドレスデータ、書
込みデータ、制御データにより構成されている。試験パ
ターン１０５は波形整形回路１０６に与えられて所望の
波形に整形された後、被試験メモリ１１２に印加される
。期待値パターン１０７は論理比較回路１０８に供給さ
れ、被試験メモリ１１２がらの出力信号と論理比較され
る。これら試験パターン及び期待値パターンは中央制御
装置１０４より試験パターン発生器１０１にあらかじめ
転送されたプログラムを実行することにより発生される
。
タイミング発生器１０２は試験パターン発生器１０１か
ら与えられた試験を行っている期間を示す信号１０９が
論理１のとき、中央制御装置１０４がら予め転送されて
いる周期、位相で試験パターン発生器に対するクロック
信号１０３、波形整形回路１０６に対するクロック信号
１１０、論理比較回路１０Ｂにおける比較タイミングを
決めるストローブ信号１１１を発生する。
波形整形回路１０６は試験パターン発生器１０１より印
加された試験パターン１０５を中央制御装置１０４によ
り予め定められた波形、タイミング、振幅で被試験メモ
リ１１２に供給する。論理比較回路１０８は、試験パタ
ーンが与えられた結果により被試験メモリ１１２から出
力されたデータ１１４と試験パターン発生器からの期待
値パターン１０７との論理比較を行い、その比較結果１
１５を試験パターン発生器１０１に供給する。その比較
結果が不一致である事を示す場合には例えば試験パター
ン発生器１０１の動作を停止し、その被試験メモリ１１
２は例えば不良として除去される。
このようにして被試験メモリ１１２の論理試験を行うが
、上記のように半導体メモリの試験においては、被試験
メモリに流れる電源電流を測定する必要がある。この為
、電源回路１１６から電流測定回路１１７を経由して所
定の電圧値の電源を被試験メモリ１１２に供給する。電
流測定回路１１８は電源回路１１６から被試験メモリ１
１２に流入する電流値の測定を行いその測定結果をパス
ライン１１９を経由して中央制御装置１０４に転送する
。中央制御装置１０４はその測定結果が所定の範囲内に
あるか否かを判定し、その後火のサイクルに移行させる
。
即ち、このように電源電流を測定する場合は、被試験メ
モリ１１２の論理試験をするための一連の試験バク−ン
と期待値パターンを中央制御装置１０４がらの制御によ
リーサイクルづつ進行させる。従って被試験メモリ１１
２について論理試験が順次実行される。
被試験メモリ１１２に印加するアドレスが電源電流測定
についての注目するアドレスに到達した時、中央制御装
置１０４は電流測定回路１１８からの電流測定結果を判
定し、所定の範囲内であれば次のサイクルに移行するよ
うに試験バクーン発生器に指示を与える。測定値が所定
の範囲外である場合にはその被試験メモリは不良と判定
される。
（従来技術の問題点） このように従来の半導体メモリ試験装置においては、被
試験メモリの電源電流を測定する場合には、試験パター
ン発生器から発生する試験パターンの一ザイクル毎に中
央制御装置により電源電流の測定値の判定を行い、その
判定の後、中央制御装置から指示を与えて試験パターン
の次のサイクルに移行させて試験を進行させるようにし
ていた為、試験バク−ンの各サイクルの周期が長くなり
その結果試験に要する時間が大きくなる欠点がある。
このように従来の半導体メモリ試験装置により被試験メ
モリの論理試験及び電源電流試験を行う場合には試験時
間が大となる欠点があった。この試験時間の増大は大容
量の半導体メモリを試験する場合に特に顕著となる。こ
の為試験効率が悪く、半導体メモリの価格に占める試験
コストの割合が高かった。
（発明の目的） この発明はこのような欠点を除去し、被試験メモリの電
源電流の測定を論理試験と併用して実施する場合であっ
ても短時間で行うことができる半導体メモリ試験装置を
提供しようとするものである。
（発明の概要） この発明によれば、電源電流測定に関して注目するアド
レスのとき試験パターン発生器から測定指令信号を電流
測定判定回路に与えて電源電流についての試験を行う。
電流測定判定回路は電源回路から被試験メモリに流入す
る電流値を測定すると共に、その測定値を基準値と比較
して所定の範囲内にあるか否かを判定する。この判定は
上記測定指令信号が印加されている期間の試験パターン
について行い且つその試験パターンの各サイクル内の任
意の位相で行われる。
即ち、測定した電流値の判定を中央制御装置によらず電
流測定判定回路内で実行する為、従来技術における中央
制御装置による電流測定値の判定及びその判定後の次の
試験パターンのサイクルに移行させる為の制御の時間を
省くことができる。また電流測定判定回路により出力さ
れた判定結果を順次に記憶装置に格納し、その格納され
たデータを調べることによりどのアドレスのとき電流値
が基準値を越えるか等を知る事ができる。
このように、この発明によれば、半導体メモリの論理試
験を実行しなから電源電流値の試験を行・う場合であっ
ても高速に処理することができ、従って試験の為のコス
トを低下させることができる。またこの発明によれば電
流値の判定結果を被試験メモリのアドレスに対応して記
憶装置に格納するこのができる為、どのアドレスのとき
基準値をオーバーするか等の解析が容易に行なえる。
（発明の実施例） 第１図はこの発明の一実施例の構成を示す。第１図にお
いて第２図と対応する部分は同一の符号で示している。
電源回路１１６からの電源は電流測定判定回路２２０を
経由して被試験メモリ１１２に与えられている。電流測
定判定回路２２０は電源回路１１６からの電源から被試
験メモリ１１２に流入する電流値を基準値と測定比較し
、その判定結果を出力する。この電流値の測定及び比較
は試験パターン発生器１０１から測定指令信号が印加さ
れたサイクルのみ行われ、且つタイミング発生器１０２
より与えられた判定信号のタイミングにより、その試験
パターン内の−のサイクル内の任意の位相で判定しその
判定結果を出力する。
電流測定判定回路２２０からの判定結果は試験パターン
発生器１０１に印加され、判定結果が不良を示す場合は
例えば以後の試験パターンの発生を停止し試験を終了す
る。又その判定結果の如何にかかわらず試験を！！続し
てその判定結果を記憶装置２２１に順次格納するように
してもよい。即ぢ記憶装置２２１には、試験パターン発
生器１．０１からアドレスデータが印加され被試験メモ
リ１１２のアドレスに対応するアドレスに判定結果が格
納される。従って、記憶装置２２１に記ｔａされた判定
結果を試験終了後ハスライン１１９を介して中央制御装
置１０４に逐次読み出して、被試験メモリのどのアドレ
スのとき電源電流が基準値以上に流入するか、等の消費
電流不良解析を行なうことができる。
電流測定判定回路２２０の具体的構成の一例を第３図に
示す。電源回路１１６からの電源電圧１１７は抵抗２３
６を経由して被試験メモリ１】２に印加される。この為
被試験メモリ】１２に流入する電流ｉに比例する電圧が
抵抗２３６の両端に得られ、その電圧値が増幅器２３０
により増幅される。増幅器２３０からの出力信号は比較
器２３１．２３２にそれぞれ印加され、流入電流の上限
及び下限を示す基準電圧とそれぞれ比較される。比較器
２３１．２３２からの比較結果はＯＲ回路２３３により
論理和がとられ、その結果２３８はＡＮＤ回路２３４に
印加される。
ＡＮＤ回路２３４の他の入力端子には試験バクーン発生
器１０１から測定指令信号２２７が与えられ、その測定
指令信号２２７が高レベルの時の試験パターンのサイク
ルのみ測定比較結果をフリップフロップ２３５に供給す
る。フリップフロップ２３５のクロック端子には、タイ
ミング発生器１０２から判定タイミング信号２２７が与
えられている。判定タイミング信号２２７は試験パター
ンの−のサイクル内の任意の位相で発生することができ
、その判定タイミング信号のタイミングでフリップフロ
ップ２３５に測定比較結果を取込み、その判定結果２２
６を出力する。この判定結果２２６は上記のように試験
パターン発生器１０１に供給されると共に記憶袋Ｗ２２
１に印加される。
この実施例の動作を第４図のタイムチャートを用いて説
明する。この例では被試験メモリ１１２のアドレスｎ、
ｎ＋１．ｎ＋２、ｆｉ＋３において被試験メモリ１１２
に流入す−る電流がＬアンペア以下であるかを確認する
場合について実施例の動作を説明する。
試験実行前に中央制御装置１０４より内部バス１１９を
介して下記のデータを転送する。即ち、タイミング発生
器１０２には試験パターン発生器１０１、波形整形回路
１０６、論理比較回路１０８の動作クロックの周期Ｔａ
のデータ、電流測定判定回路２２０において判定を行う
タイミングを示す判定タイミング信号２２４の遅延時間
Ｔｂの各データが転送される。試験パターン発生器１０
１には被試験メモリ１１２に対してアドレスデータが、
ｎＸｎ＋１、ｎ＋２、ｎ＋３の順で印加され、且２アド
レスが、ｎ、ｎ＋１、ｎ＋２、ｎ＋３のサイクルのとき
のみ電流測定判定回路２２０において電源電流の測定及
び判定を行うように指示する為の測定指令信号２２７に
論理１を発生させる為のプログラムが転送される。更に
電源回路１１６には被試験メモリ１コ２に印加する電源
の電圧を示すデータが転送され、電流測定判定回路２２
０には基準電流Ｌアンペアを示すデータが比較回路２３
１の上限基準電圧として転送される。
次に、中央制御装置１０４より試験パターン発生器１０
１に対して試験開始命令を内部ハス１１９を介して転送
すると、試験パターン発生Ｈ１０１はタイミング発生器
１０２から与えられた動作クロック信号１０３の周期Ｔ
ａで被試験メモリ１１２に印加する試験パターンを発生
するとともに、その試験パターン中のアドレスデータ２
２２が、ｎ、ｎ＋１、ｎ＋２、ｎ＋３の間においては電
流測定判定回路２２０において電流の測定判定を実行さ
せる為に測定指令信号２２７をその間高レベルにする。
試験パターン発生器１０１より出力されたアドレスデー
タ２２２、書込みデータ及び制御データ２２３は波形整
形回路１０６により所望の波形に整形されて被試験メモ
リ１１２に供給される。試験パターン発生器１０１より
出力された期待値パターンは論理比較回路１０８に印加
され、被試験メモリ１１２からの出力データ１１４と比
較される。論理比較回路１０８からの比較結果は試験パ
ターン発生器１０２に供給され、不一致を示すときは例
えば試験パターンの発生を停止する。これにより被試験
メモリ１１２の各アドレスについて論理試験が実行され
る。
被試験メモリ１１２の電源端子には電源回路１１６から
予め定めら−れた電圧が電流測定判定回路２２０を経由
して印加される。記憶装置２２１には試験バクーン発生
器１０１より発生された試験パターン中のアドレスデー
タ２２２が供給されるとともに、電流測定判定回路２２
０から判定結果が印加される。記憶装置２２１に格納さ
れたデーター１まハスライン１１９を介して中央制御装
置１０４により読み出される。
電流測定判定回路２２０は被試験メモリ１１２に流入す
る電源電流ｉを抵抗２３６により電圧に変換して取込み
、増幅器２３０により所望の値に増幅する。
増幅器２３０の出力信号２３７は第４図に示すようにア
ドレスの切り換え時点でピーク値となりその後漸次下降
して安定する。即ちＣＭＯＳメモリ等の場合には−ｉに
切り換え時点では大電流が流れるが、定常状態では小電
流である。定常状態の期間は切り換え期間に比べて長い
ので、この定常状態における電流値の如何が全体の消費
電流に影響している。従って第４図に示す例では、動作
クロック信号１０３より時間Ｔｂだけ遅延した時点で判
定を行うように判定タイミング信号２２４が印加されて
いる。
電源電流ｉを示す増幅器２３０の出力信号２３７は、そ
れぞれ比較回路２３１．２３２により基準値と比較され
る。この例では上限基準値としてＬアンペアに対応する
基準電圧２２８が比較回路２３１に供給されている。ア
ドレスデータがｎになると、測定指令信号２２７が論理
１となり、電流測定判定回路２２０中のＡＮＤ回路２３
４を開放する。これにより電流値の測定及び比較結果が
フリップフロップ２３５に印加されるようになり、判定
タイミング信号２２４のタイミングで取り込まれる。
この例では注目するアドレスをｎ、ｎ＋１、ｎ＋２、ｎ
＋３としているので、アドレスデータがｎ−１のとき迄
は測定指令信号２２７は低レベルであるが、アドレスデ
ータがｎになると測定指令信号２２７は高レベルとなり
電流の測定を開始する。第４図において注目するアドレ
スｎ＋３のとき増幅器２３０の出力信号２３７は、判定
タイミング信号２２４の時点でも基準電圧２２８より大
である。従って判定タイミング信号２２４によりその時
点における比較結果がフリ・７プフロソプ２３５に取り
込まれ、フリップフロップ２３５の出力信号２２６は高
レベルとなり判定結果が不良であったことを示す。
この判定結果、が不良のとき試験パターン発生器１０１
は例えば試験を一時中断してその被試験メモリが不良で
ある事を判定して次の試験に移る。また判定結果が不良
を示してもそのまま試験を続行して、判定結果を記憶装
置２２１に順次格納するようにてもよい。
さらに被試験メモリ１１２のどのアドレスにおいて基準
値以上の電流が流るか否かの調査の場合には、試験パタ
ーン発生器１０１により、被試験メモリ１１２の全ての
アドレスを発生するプログラムを実行すると共に電流測
定判定回路２２０において全てのアドレスについて電流
値の判定を行う。電流測定判定回路２２０からの判定結
果２２６を記憶装置２２１に順次格納し、その後格納さ
れたデータを中央制御装置１０４の制御により読み出し
てどのアドレスのとき基準値以上の電流が流れたかを調
査することができる。
（発明の効果） 以上のように、この発明によれば、被試験メモリに印加
するアドレスを切り換え、注目するアドレスを印加した
ときの電源電流の測定、判定を行う場合、電源電流の測
定、判定を実行する電流測定判定回路を有し、被試験メ
モリに印加するアドレスデータ等の試験パターンを発生
ずる試験パターン発生器から判定を行うか否かの指示を
すると共に、タイミング発生器によりその判定を実行す
るタイミングを指定するようにしている。従って、電源
電流の測定判定を中央制御装置を介しないで実行できる
為、試験を高速化できる。
さらにこの発明によれば、上記のようにして得られた被
試験メモリの所定アドレスにおける電源電流値の判定結
果を、記憶装置の対応するアドレスに格納するようにし
ている為、試験結果の解析を容易に行うことができる。
尚、上記第４図における説明では、電源電流の測定に関
し注目するアドレスの場合でも他のアドレスの場合でも
、試験パターン発生器から発生する試験パターンの周期
は一定値Ｔａであったが、これに限るものではない。例
えば上記の例で、注目するアドレス、ｎ、ｎ＋１、ｎ＋
２、ｎ＋３、の期間のときは電流測定判定回路２２０の
測定速度を考慮して試験パターンの発生周期を例えば上
記Ｔａとし、その他のアドレスに対して論理試験をする
場合には、電流測定判定回路の測定速度及び上記判定タ
イミング信号による判定の為の位相設定等を無視し、高
速度で論理試験のみを実行するようにしてもよい。この
ようにする事により試験に要する時間をさらに短縮する
ことが可能となる。
【図面の簡単な説明】
第１図はこの発明による半導体メモリ試験装置の一実施
例の構成を示すブロック図、第２図は従来の半導体メモ
リ試験装置により被試験メモリの電源電流の測定をする
場合の構成を示すブロック図、第３図は第１図に示した
この発明による一実施例の構成中に用いられる電流測定
判定回路の具体的な回路構成の一例を示す回路図、第４
図は第１図に示したこの発明による半導体メモリ試験装
置の一実施例の動作を説明する為のタイムチャートであ
る。 １０４：中央制御装置 １０１：試験パターン発生器 １０２：タイミング発生器 １０６：波形整形回路 １１２：被試験メモリ １０８：論理比較回路 １１６：電源回路 ２２０：電流測定判定回路 ２２１：記憶装置 特許出願人　タケダ理研工業株式会社 代理人　弁理士　打栓　保男

Claims (1)

    【特許請求の範囲】
  1. （１）　タイミング発生器により定められる周期で試験
    パターン発生器より試験パターンと期待値パターンを発
    生し、その試験パターンを被試験メモリに印加して、被
    試験メモリから出力されるデータと期待値パターンとを
    比較することにより、被試験メモリの良否を判定するよ
    うにした半導体メモリ試験装置において、 Ａ、被試験メモリの動作に必要な電源を供給するための
    電源回路と、 Ｂ、その電源回路から被試験メモリに電源が供給されて
    いるとき、その電源回路から被試験メモリに流れる電流
    を測定し、その測定した電流値が所定の範囲内にあるか
    否かを上記試験バクーン発生器より測定指令信号が与え
    られた期間について基準値と比較判定するように動作す
    るとともに、上記測定指令信号の期間内で且つ上記タイ
    ミング発生器より与えられた判定タイミング信号により
    定められる上記試験パターンの繰り返しサイクル内の任
    意の位相のとき上記電流値の判定をしその結果を出力す
    る電流測定判定回路と、 Ｃ１その電流測定判定回路からの判定結果を、上記試験
    パターン発生器からのアドレスデータにより、上記被試
    験メモリと対応するアドレスに格納する為の記憶装置と
    、 を有することを特徴とする半導体メモリ試験装置。
JP59103882A 1984-05-23 1984-05-23 半導体メモリ試験装置 Granted JPS60247942A (ja)

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JP59103882A JPS60247942A (ja) 1984-05-23 1984-05-23 半導体メモリ試験装置
EP85106019A EP0162418A3 (en) 1984-05-23 1985-05-15 Semiconductor memory test equipment
US06/734,109 US4631724A (en) 1984-05-23 1985-05-15 Semiconductor memory test equipment

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JP59103882A JPS60247942A (ja) 1984-05-23 1984-05-23 半導体メモリ試験装置

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