JPH04291766A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04291766A JPH04291766A JP3055393A JP5539391A JPH04291766A JP H04291766 A JPH04291766 A JP H04291766A JP 3055393 A JP3055393 A JP 3055393A JP 5539391 A JP5539391 A JP 5539391A JP H04291766 A JPH04291766 A JP H04291766A
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- Japan
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/40—Thyristors with turn-on by field effect
Landscapes
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［発明の目的］
【０００１】
【産業上の利用分野】本発明は、高耐圧素子を集積化し
てなる半導体装置に関する。
てなる半導体装置に関する。
【０００２】
【従来の技術】一つの半導体基板上に複数個の半導体素
子を集積した集積回路（ＩＣ）の中で、高耐圧素子を含
むものをパワーＩＣと呼ぶ。このパワーＩＣにおいて、
一般に高耐圧素子が半分以上の面積を占有している。こ
れは、大電流を流すため、周辺長を長くする必要があり
、また、高耐圧を実現するために、パッシベーションの
領域を大きくする必要があるためである。従って、低耐
圧素子と比べると１／１０〜１ ／１００００ 程度の
集積度しか得られていない。
子を集積した集積回路（ＩＣ）の中で、高耐圧素子を含
むものをパワーＩＣと呼ぶ。このパワーＩＣにおいて、
一般に高耐圧素子が半分以上の面積を占有している。こ
れは、大電流を流すため、周辺長を長くする必要があり
、また、高耐圧を実現するために、パッシベーションの
領域を大きくする必要があるためである。従って、低耐
圧素子と比べると１／１０〜１ ／１００００ 程度の
集積度しか得られていない。
【０００３】以下、従来の構造について図１３を用いて
説明する。高耐圧素子としてＩＥＤＭ，１９８８，ｐ．
８１７ に提案されている絶縁ゲート型半導体装置：Ｉ
ｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａ
ｎｓｉｓｔｏｒ （ＩＧＢＴ）において、基板１上に酸
化膜２を介して直接接着された活性層３と高耐圧素子間
の絶縁のために形成された酸化膜４、ポリシリコン層５
からなる半導体基板中に、ｐ型ドレイン領域６、ｎ型パ
ッファ領域７、ｎ− 領域８、ｐ− ベース（またはｎ
− ）領域９、ｐ型チャンネル領域１０、ｐ＋ 底面領
域１１、ｎ型ソース領域１２が形成され、その表面にゲ
ート酸化膜１３、パッシベーション酸化膜１４を形成さ
れている。 このゲート酸化膜１３と、バッシベーション酸化膜１４
の一部の上にシリコンゲート１５が形成され、ｐ型ドレ
イン領域６の上にアノード電極１６が、ｐ型チャンネル
領域１０とｎ型ソース領域１２の上にカソード電極１７
がそれぞれ形成されている。
説明する。高耐圧素子としてＩＥＤＭ，１９８８，ｐ．
８１７ に提案されている絶縁ゲート型半導体装置：Ｉ
ｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａ
ｎｓｉｓｔｏｒ （ＩＧＢＴ）において、基板１上に酸
化膜２を介して直接接着された活性層３と高耐圧素子間
の絶縁のために形成された酸化膜４、ポリシリコン層５
からなる半導体基板中に、ｐ型ドレイン領域６、ｎ型パ
ッファ領域７、ｎ− 領域８、ｐ− ベース（またはｎ
− ）領域９、ｐ型チャンネル領域１０、ｐ＋ 底面領
域１１、ｎ型ソース領域１２が形成され、その表面にゲ
ート酸化膜１３、パッシベーション酸化膜１４を形成さ
れている。 このゲート酸化膜１３と、バッシベーション酸化膜１４
の一部の上にシリコンゲート１５が形成され、ｐ型ドレ
イン領域６の上にアノード電極１６が、ｐ型チャンネル
領域１０とｎ型ソース領域１２の上にカソード電極１７
がそれぞれ形成されている。
【０００４】このＩＧＢＴの基本的動作は、ゲート電極
に正電圧を印加してターンオンする際、ｎ型ソース領域
１２からチャネル領域を通ってｐ− （ｎ− ）ベース
領域９に注入される電子電流に対して、ｐ型ドレイン領
域６から正孔注入が起り、この結果ｐ− （ｎ− ）ベ
ース領域９には多量のキャリア蓄積による導電変調が起
こる。この結果として低オン抵抗が得られる。ゲート電
極の電圧を零とすれば、素子はターンオフする。
に正電圧を印加してターンオンする際、ｎ型ソース領域
１２からチャネル領域を通ってｐ− （ｎ− ）ベース
領域９に注入される電子電流に対して、ｐ型ドレイン領
域６から正孔注入が起り、この結果ｐ− （ｎ− ）ベ
ース領域９には多量のキャリア蓄積による導電変調が起
こる。この結果として低オン抵抗が得られる。ゲート電
極の電圧を零とすれば、素子はターンオフする。
【０００５】このような構造を持つＩＧＢＴにおいて、
アノード電極１６とカソード領域１７の間に高電圧を印
加した時、ｐ型ドレイン領域６から延びた空乏層がｎ型
ソース領域１２まで達し、パンチスルー状態となり素子
特性が悪くなる。そのため、アノード電極１６とカソー
ド電極１７の間にｎ− リサーフ領域８とその表面に高
耐圧パッシベーション酸化膜１４からなる高耐圧領域を
必要とする。例えば、５００ Ｖの耐圧を実現するため
に、各素子において高耐圧領域は６０μｍ 程度必要と
なり、この部分の全高耐圧素子面積に対する割合は半分
以上となっていた。
アノード電極１６とカソード領域１７の間に高電圧を印
加した時、ｐ型ドレイン領域６から延びた空乏層がｎ型
ソース領域１２まで達し、パンチスルー状態となり素子
特性が悪くなる。そのため、アノード電極１６とカソー
ド電極１７の間にｎ− リサーフ領域８とその表面に高
耐圧パッシベーション酸化膜１４からなる高耐圧領域を
必要とする。例えば、５００ Ｖの耐圧を実現するため
に、各素子において高耐圧領域は６０μｍ 程度必要と
なり、この部分の全高耐圧素子面積に対する割合は半分
以上となっていた。
【０００６】
【発明が解決しようとする課題】このように、パワーＩ
Ｃに用いられる絶縁ゲート型半導体装置において、高耐
圧を実現するためのリサーフ領域、パッシベーション酸
化膜領域の面積が大きいため、集積度向上が妨げられる
という問題があった。
Ｃに用いられる絶縁ゲート型半導体装置において、高耐
圧を実現するためのリサーフ領域、パッシベーション酸
化膜領域の面積が大きいため、集積度向上が妨げられる
という問題があった。
【０００７】本発明は上記事情を考慮してなされたもの
で、その目的とするところは、集積度向上を可能とし、
且つ十分な耐圧を得ることができる半導体装置を提供す
ることにある。 ［発明の構成］
で、その目的とするところは、集積度向上を可能とし、
且つ十分な耐圧を得ることができる半導体装置を提供す
ることにある。 ［発明の構成］
【０００８】
【課題を解決するための手段】本発明は、ｐ型ドレイン
層、ｎ型ベース層、ｐ型ベース層、ｎ型ソース層を有す
る４層サイリスタ構造からなり、前記ｐ型ドレイン層の
中に形成された前記ｎ型ベース層と、前記ｎ型ベース層
の中に形成された前記ｐ型ベース層と、前記ｐ型ベース
層の中に形成された前記ｎ型ソース層を有するものであ
る。
層、ｎ型ベース層、ｐ型ベース層、ｎ型ソース層を有す
る４層サイリスタ構造からなり、前記ｐ型ドレイン層の
中に形成された前記ｎ型ベース層と、前記ｎ型ベース層
の中に形成された前記ｐ型ベース層と、前記ｐ型ベース
層の中に形成された前記ｎ型ソース層を有するものであ
る。
【０００９】また、ｎ型ベース層、ｐ型ベース層、ｎ型
ソース層を有する絶縁ゲートＦＥＴ構造からなり、半導
体基板内の電気的に分離された領域に形成された前記ｐ
型ドレイン層と、その内側に形成された前記ｎ型ベース
層と、前記ｎ型ベース層中の半導体基板表面に形成され
た前記ｐ型ベース層、前記ｎ型ソース層を有するもので
ある。また、このとき前記ｎ型ベース層の中の、前記ｐ
型ベース層、前記ｎ型ソース層が複数個に分離されてい
るものである。さらに、前記ｐ型ドレイン層と前記ｎ型
ベース層の間の少なくとも一部に前記ｎ型ベース層より
も高いキャリア濃度であるｎ型層を有しているものであ
る。また、このとき、前記ｎ型層が電極を有するもので
ある。
ソース層を有する絶縁ゲートＦＥＴ構造からなり、半導
体基板内の電気的に分離された領域に形成された前記ｐ
型ドレイン層と、その内側に形成された前記ｎ型ベース
層と、前記ｎ型ベース層中の半導体基板表面に形成され
た前記ｐ型ベース層、前記ｎ型ソース層を有するもので
ある。また、このとき前記ｎ型ベース層の中の、前記ｐ
型ベース層、前記ｎ型ソース層が複数個に分離されてい
るものである。さらに、前記ｐ型ドレイン層と前記ｎ型
ベース層の間の少なくとも一部に前記ｎ型ベース層より
も高いキャリア濃度であるｎ型層を有しているものであ
る。また、このとき、前記ｎ型層が電極を有するもので
ある。
【００１０】
【作用】本発明によれば、個々のソース領域とドレイン
領域間に高耐圧パッシベーション領域を設ける必要がな
くなり、ソース領域を高密度に集積化することができる
ので、高耐圧素子全体の面積を大幅に縮小することが可
能となる。
領域間に高耐圧パッシベーション領域を設ける必要がな
くなり、ソース領域を高密度に集積化することができる
ので、高耐圧素子全体の面積を大幅に縮小することが可
能となる。
【００１１】
【実施例】以下、本発明の詳細を図示の実施例によって
説明する。
説明する。
【００１２】図１は、本発明の第１の実施例に係わるＩ
ＧＢＴの概略構造を示す断面図である。基板１上の酸化
膜２及び４の内側にｐ型ドレイン領域１０１ が形成さ
れ、このｐ型アノード領域１０１ の中にｎ型ベース領
域１０２ が形成され、このｎ型ベース領域１０２ の
表面にｐ型ベース領域１０３ 、ｎ型ソース領域１０４
が形成される。図２に、このときのＡ−Ａ上面矢視図
を示す。この表面に、ｐ型ベース領域１０３ の表面を
チャンネル、ｎ型ソース領域１０４ をドレインとする
ｎチャンネルＭＯＳＦＥＴ構造のゲート酸化膜１０５
、ポリシリコンゲート１０６ 及び高耐圧パッシベーシ
ョン領域１０７ が形成される。さらにｐ型ベース領域
１０３ 、ｎ型ソース領域１０４ の双方に接続された
カソード電極１０８ 、ｐ型ドレイン領域１０１ に接
続されたアノード電極１０９ が形成されている。ここ
で、酸化膜２及び４と、ポリシリコン層５により、この
ＩＧＢＴは、他の高耐圧または低耐圧素子と同じ基板上
に形成されていても、それぞれが完全に絶縁分離されて
いる。基本的な動作については従来と同様である。
ＧＢＴの概略構造を示す断面図である。基板１上の酸化
膜２及び４の内側にｐ型ドレイン領域１０１ が形成さ
れ、このｐ型アノード領域１０１ の中にｎ型ベース領
域１０２ が形成され、このｎ型ベース領域１０２ の
表面にｐ型ベース領域１０３ 、ｎ型ソース領域１０４
が形成される。図２に、このときのＡ−Ａ上面矢視図
を示す。この表面に、ｐ型ベース領域１０３ の表面を
チャンネル、ｎ型ソース領域１０４ をドレインとする
ｎチャンネルＭＯＳＦＥＴ構造のゲート酸化膜１０５
、ポリシリコンゲート１０６ 及び高耐圧パッシベーシ
ョン領域１０７ が形成される。さらにｐ型ベース領域
１０３ 、ｎ型ソース領域１０４ の双方に接続された
カソード電極１０８ 、ｐ型ドレイン領域１０１ に接
続されたアノード電極１０９ が形成されている。ここ
で、酸化膜２及び４と、ポリシリコン層５により、この
ＩＧＢＴは、他の高耐圧または低耐圧素子と同じ基板上
に形成されていても、それぞれが完全に絶縁分離されて
いる。基本的な動作については従来と同様である。
【００１３】本実施例のＩＧＢＴが従来のものと異る点
は、活性層の底面部を含む周辺部にｐ型アノード領域を
形成しているため電流が縦方向にも広がるという点で、
すなわち集積化してもパンチスルーしないために必要な
距離を充分にとることができる。従って表面上で距離が
必要となるのは周辺部のみとなり、周辺部に高耐圧パッ
シベーション部１０７ を設けることにより、充分な耐
圧が得られる。また図３に示すように、ゲート部分は１
つの高耐圧素子の中で高密度に集積することが可能であ
る。
は、活性層の底面部を含む周辺部にｐ型アノード領域を
形成しているため電流が縦方向にも広がるという点で、
すなわち集積化してもパンチスルーしないために必要な
距離を充分にとることができる。従って表面上で距離が
必要となるのは周辺部のみとなり、周辺部に高耐圧パッ
シベーション部１０７ を設けることにより、充分な耐
圧が得られる。また図３に示すように、ゲート部分は１
つの高耐圧素子の中で高密度に集積することが可能であ
る。
【００１４】図４は図３の高耐圧パッシベーション部の
詳細を示したものである。高耐圧パッシベーション領域
１０７ は、高耐圧パッシベーション酸化膜１０７ （
ａ）、ＳＩＰＯＳなどの高抵抗膜１０７ （ｂ）、ＣＶ
Ｄによる絶縁膜１０７ （ｃ）からなり、ｐ型ドレイン
領域１０１ とｐ型ベース領域１０３ 間の空乏層（図
中点線で示す。）をゲート電圧により制御して高耐圧を
実現することができる。このような構造により、高耐圧
パッシベーション領域１０４ は、絶縁膜により形成さ
れた領域の周辺部のみに設ければよいので、従来の構造
では大きくとらざるを得なかった高耐圧パッシベーショ
ン領域１０７ の面積を小さくすることができ、さらに
、ソース領域を高密度に集積化することができるので、
素子のオン抵抗を例えば従来の３Ｖで１００ Ａ／ｃｍ
２ から３Ｖで１００ Ａ／ｃｍ２ となるように低減
することが可能となる。図５に、本発明の第２の実施例
を示す。各構成は図１と対応しており、基板１１０ は
ポリシリコンである。第１の実施例を異る点は基板の誘
電体分離方法である。本実施例において、誘電体内部の
測面と底面のなす角度が鈍角となっており縁への電流集
中を小さくすることができる。尚、その他公知の誘電体
分離技術を用いることができ、以下の第３乃至第８の実
施例についても同様である。
詳細を示したものである。高耐圧パッシベーション領域
１０７ は、高耐圧パッシベーション酸化膜１０７ （
ａ）、ＳＩＰＯＳなどの高抵抗膜１０７ （ｂ）、ＣＶ
Ｄによる絶縁膜１０７ （ｃ）からなり、ｐ型ドレイン
領域１０１ とｐ型ベース領域１０３ 間の空乏層（図
中点線で示す。）をゲート電圧により制御して高耐圧を
実現することができる。このような構造により、高耐圧
パッシベーション領域１０４ は、絶縁膜により形成さ
れた領域の周辺部のみに設ければよいので、従来の構造
では大きくとらざるを得なかった高耐圧パッシベーショ
ン領域１０７ の面積を小さくすることができ、さらに
、ソース領域を高密度に集積化することができるので、
素子のオン抵抗を例えば従来の３Ｖで１００ Ａ／ｃｍ
２ から３Ｖで１００ Ａ／ｃｍ２ となるように低減
することが可能となる。図５に、本発明の第２の実施例
を示す。各構成は図１と対応しており、基板１１０ は
ポリシリコンである。第１の実施例を異る点は基板の誘
電体分離方法である。本実施例において、誘電体内部の
測面と底面のなす角度が鈍角となっており縁への電流集
中を小さくすることができる。尚、その他公知の誘電体
分離技術を用いることができ、以下の第３乃至第８の実
施例についても同様である。
【００１５】図６に、本発明の第３の実施例を示す。こ
れは、ｎ型ソース領域１０４ 、ｐ型ベース領域１０３
、ｎ型ベース領域１０２ から構成されるｎチャンネ
ルＭＯＳＦＥＴをトレンチゲート構造にしたものであり
、ゲート酸化膜１１１ 及びポリシリコンゲート１１２
から構成されたゲート部分が活性層３に埋め込まれて
いる。この構造により、素子全体のチャネル幅を大きく
することができるため、オン抵抗を例えば３Ｖ，２００
Ａ／ｃｍ２ と、さらに低減することができる。
れは、ｎ型ソース領域１０４ 、ｐ型ベース領域１０３
、ｎ型ベース領域１０２ から構成されるｎチャンネ
ルＭＯＳＦＥＴをトレンチゲート構造にしたものであり
、ゲート酸化膜１１１ 及びポリシリコンゲート１１２
から構成されたゲート部分が活性層３に埋め込まれて
いる。この構造により、素子全体のチャネル幅を大きく
することができるため、オン抵抗を例えば３Ｖ，２００
Ａ／ｃｍ２ と、さらに低減することができる。
【００１６】図７に、本発明の第４の実施例を示す。こ
れは、高耐圧パッシベーション領域１０７ のｐ型ドレ
イン領域１０１ 側にｎ型パッファ領域１１３ を形成
したもので、ｎ型バッファ領域１１３ に空乏層が広が
りにくいため、耐圧が向上し表面方向のｎ型ベース領域
１０２ を小さくできる。そのため、高耐圧パッシベー
ション領域１０７ の幅を小さくすることができるとと
もに、高抵抗部を小さくできるので、オン抵抗を低減で
き、また、ｎ型ベース領域１０２ 中のキャリアが少な
くできることから残留キャリアとしても少なくなりター
ンオフ速度を速くすることができる。
れは、高耐圧パッシベーション領域１０７ のｐ型ドレ
イン領域１０１ 側にｎ型パッファ領域１１３ を形成
したもので、ｎ型バッファ領域１１３ に空乏層が広が
りにくいため、耐圧が向上し表面方向のｎ型ベース領域
１０２ を小さくできる。そのため、高耐圧パッシベー
ション領域１０７ の幅を小さくすることができるとと
もに、高抵抗部を小さくできるので、オン抵抗を低減で
き、また、ｎ型ベース領域１０２ 中のキャリアが少な
くできることから残留キャリアとしても少なくなりター
ンオフ速度を速くすることができる。
【００１７】図８に、本発明の第５の実施例を示す。こ
れは、第４の実施例で示したｎ型バッファ領域１１３
をｐ型ドレイン領域１０１ のｎ型ベース領域１０２
側全体に形成したもので、この構造により、第４の実施
例と同様の理由によりｎ型ベース領域１０２を薄くする
ことができ、同様にさらにオン抵抗を低減し、ターンオ
フ速度を速くすることができる。
れは、第４の実施例で示したｎ型バッファ領域１１３
をｐ型ドレイン領域１０１ のｎ型ベース領域１０２
側全体に形成したもので、この構造により、第４の実施
例と同様の理由によりｎ型ベース領域１０２を薄くする
ことができ、同様にさらにオン抵抗を低減し、ターンオ
フ速度を速くすることができる。
【００１８】図９に、本発明の第６の実施例を示す。こ
れは、第４の実施例におけるｎ型バッファ領域１１３
の表面に第２のゲート電極１１４ を設けたものであり
、ターンオフ時にアノード電極１０９ と第２ゲート電
極１１４ を逆バイアスにすることにより、ｎ型ベース
領域１０２ 中に蓄積されたキャリアを強制的に排出す
ることができるため、ターンオフ速度を速くすることが
できる。
れは、第４の実施例におけるｎ型バッファ領域１１３
の表面に第２のゲート電極１１４ を設けたものであり
、ターンオフ時にアノード電極１０９ と第２ゲート電
極１１４ を逆バイアスにすることにより、ｎ型ベース
領域１０２ 中に蓄積されたキャリアを強制的に排出す
ることができるため、ターンオフ速度を速くすることが
できる。
【００１９】図１０に、本発明の第７の実施例を示す。
第５の実施例と異なる点はｎ型バッファ領域１１３ の
表面に第２ゲート電極１１４ を設けたところであり、
この効果としては、第５、第６の実施例を合わせたもの
が得られる。
表面に第２ゲート電極１１４ を設けたところであり、
この効果としては、第５、第６の実施例を合わせたもの
が得られる。
【００２０】図１１に、本発明の第８の実施例を示す。
第６の実施例と異る点はｐドレイン領域中にｎ＋ 領域
１１５ を設けたところである。ｎバッファ領域１１３
、ｎ＋ 領域１１５、ゲート酸化膜１１６ 、第２ゲ
ート電極１１７ によりｎチャンネルＭＯＳＦＥＴを構
成しており、ターンオフ時に第２ゲート電極１１７ に
信号を入力し、ｎチャンネルＭＯＳＦＥＴを導通させ、
ｎ型バッファ領域１１３ とｐ型ドレイン領域１０１
をショートすることによりターンオフさせるものである
。それにより、第６の実施例の高速性に加えて、キャリ
アを排出するための駆動がＭＯＳゲートにより電圧駆動
となり、ゲートをＯＮできるだけの電流を流せばよいの
で第６の実施例より小電流で駆動できる。
１１５ を設けたところである。ｎバッファ領域１１３
、ｎ＋ 領域１１５、ゲート酸化膜１１６ 、第２ゲ
ート電極１１７ によりｎチャンネルＭＯＳＦＥＴを構
成しており、ターンオフ時に第２ゲート電極１１７ に
信号を入力し、ｎチャンネルＭＯＳＦＥＴを導通させ、
ｎ型バッファ領域１１３ とｐ型ドレイン領域１０１
をショートすることによりターンオフさせるものである
。それにより、第６の実施例の高速性に加えて、キャリ
アを排出するための駆動がＭＯＳゲートにより電圧駆動
となり、ゲートをＯＮできるだけの電流を流せばよいの
で第６の実施例より小電流で駆動できる。
【００２１】なお、本実施例のｎ型バッファ領域１１３
は第７の実施例に示したように、ｐ型ドレイン領域１
０１ のｎ型ベース領域１０２ 側全体に形成してもよ
い。またさらに、ｎ型バッファ領域１１３ 中にｐ＋
層を形成したｐチャンネルＭＯＳＦＥＴによるショート
により、ターンオフすることによっても同様な効果が得
られる。図１２に、本発明の第９の実施例を示す。これ
は、誘電体分離基板ではなく、ＰＮ接合分離構造に本発
明を応用したものである。
は第７の実施例に示したように、ｐ型ドレイン領域１
０１ のｎ型ベース領域１０２ 側全体に形成してもよ
い。またさらに、ｎ型バッファ領域１１３ 中にｐ＋
層を形成したｐチャンネルＭＯＳＦＥＴによるショート
により、ターンオフすることによっても同様な効果が得
られる。図１２に、本発明の第９の実施例を示す。これ
は、誘電体分離基板ではなく、ＰＮ接合分離構造に本発
明を応用したものである。
【００２２】基本構造は図１と同様であるが、他の耐圧
素子との分離にＰＮ接合を用いているところが異ってい
る。すなわちｐ型アノード領域と隣接する素子のｐ型ア
ノード領域との間に、ｎ− 領域１１８ 及びその表面
に絶縁膜１１９ を設けている。
素子との分離にＰＮ接合を用いているところが異ってい
る。すなわちｐ型アノード領域と隣接する素子のｐ型ア
ノード領域との間に、ｎ− 領域１１８ 及びその表面
に絶縁膜１１９ を設けている。
【００２３】この構造より、Ｖ型のミゾを形成する工程
やボリシリコン層を形成する工程が不用になり、拡散プ
ロセスのみで素子形成が可能となることからプロセスの
簡素化、基板単価の低減を図ることができる。
やボリシリコン層を形成する工程が不用になり、拡散プ
ロセスのみで素子形成が可能となることからプロセスの
簡素化、基板単価の低減を図ることができる。
【００２４】さらに、本発明はＩＧＢＴに限定されるも
のではなく、例えば、ＰＮＰＮのサイリスタ構造からな
るサイリスタ、ＭＯＳターンオンサイリスタ等の半導体
素子にも適用することができる。その他、本発明の要旨
を逸脱しない範囲で、種々変形して実施することができ
る。
のではなく、例えば、ＰＮＰＮのサイリスタ構造からな
るサイリスタ、ＭＯＳターンオンサイリスタ等の半導体
素子にも適用することができる。その他、本発明の要旨
を逸脱しない範囲で、種々変形して実施することができ
る。
【００２５】
【発明の効果】以上詳述したように、本発明によれば、
集積度向上を可能とし、且つ十分な耐圧を有する半導体
装置を実現することができる。
集積度向上を可能とし、且つ十分な耐圧を有する半導体
装置を実現することができる。
【図面の簡単な説明】
【図１】 本発明の第１実施例に係わるＩＧＢＴの概
略構造を示す断面図。
略構造を示す断面図。
【図２】 図１のＡ−Ａ上面矢視図。
【図３】 本発明の第１実施例の応用例を示す図。
【図４】 図３の高耐圧パッシベーション部の詳細を
示す図。
示す図。
【図５】 本発明の第２実施例を示す図。
【図６】 本発明の第３実施例を示す図。
【図７】 本発明の第４実施例を示す図。
【図８】 本発明の第５実施例を示す図。
【図９】 本発明の第６実施例を示す図。
【図１０】 本発明の第７実施例を示す図。
【図１１】 本発明の第８実施例を示す図。
【図１２】 本発明の第９実施例を示す図。
【図１３】 従来のＩＧＢＴの概略構造を示す図。
１…基板
２…酸化膜３…活性層
４…酸化膜５…
ポリシリコン層
６…ｐ型ドレイン領域 ７…ｎ型バッファ領域
８…ｎ型リサーフ領域 ９…ｐ− ベース領域
１０…ｐ型チャンネル領域 １１…ｐ＋ 底面領域
１２…ｎ型ソース領域 １３…ゲート酸化膜
１４…パッシベーション酸化膜 １５…ポリシリコンゲート
１６…アノード電極 １７…カソード
１０１ …ｐ型ドレイン領域 １０２ …ｎ型ベース領域
１０３…ｐ型ベース領域 １０４ …ｎ型ソース領域
１０５…ゲート酸化膜 １０６ …ポリシリコンゲート
１０７…高耐圧パッシベーション領域 １０７ （ａ）…高耐圧パッシベーション酸化膜１０７
（ｂ）…ＳＩＰＯＳなどの高抵抗膜１０７ （ｃ）…
ＣＶＤによる絶縁膜 １０８…カソード電
極 １０９ …アノード電極
１１０…ポリシリコン基板 １１１ …ゲート酸化膜
１１２…ポリシリコンゲート １１３ …ｎ型バッファ領域
１１４…第２ゲート電極 １１５ …ｎ＋ 領域
１１６…ゲート酸化膜 １１７ …第２ゲー電極
１１８…ｎ−領域１１９ …絶縁膜
２…酸化膜３…活性層
４…酸化膜５…
ポリシリコン層
６…ｐ型ドレイン領域 ７…ｎ型バッファ領域
８…ｎ型リサーフ領域 ９…ｐ− ベース領域
１０…ｐ型チャンネル領域 １１…ｐ＋ 底面領域
１２…ｎ型ソース領域 １３…ゲート酸化膜
１４…パッシベーション酸化膜 １５…ポリシリコンゲート
１６…アノード電極 １７…カソード
１０１ …ｐ型ドレイン領域 １０２ …ｎ型ベース領域
１０３…ｐ型ベース領域 １０４ …ｎ型ソース領域
１０５…ゲート酸化膜 １０６ …ポリシリコンゲート
１０７…高耐圧パッシベーション領域 １０７ （ａ）…高耐圧パッシベーション酸化膜１０７
（ｂ）…ＳＩＰＯＳなどの高抵抗膜１０７ （ｃ）…
ＣＶＤによる絶縁膜 １０８…カソード電
極 １０９ …アノード電極
１１０…ポリシリコン基板 １１１ …ゲート酸化膜
１１２…ポリシリコンゲート １１３ …ｎ型バッファ領域
１１４…第２ゲート電極 １１５ …ｎ＋ 領域
１１６…ゲート酸化膜 １１７ …第２ゲー電極
１１８…ｎ−領域１１９ …絶縁膜
Claims (5)
- 【請求項１】 ｐ型ドレイン層、ｎ型ベース層、ｐ型
ベース層、ｎ型ソース層を有する４層サイリスタ構造か
らなり、前記ｐ型ドレイン層の中に形成された前記ｎ型
ベース層と、前記ｎ型ベース層の中に形成された前記ｐ
型ベース層と、前記ｐ型ベース層の中に形成された前記
ｎ型ソース層を有することを特徴とする半導体装置。 - 【請求項２】 ｎ型ベース層、ｐ型ベース層、ｎ型ソ
ース層を有する絶縁ゲートＦＥＴ構造からなり、半導体
基板内の電気的に分離された領域に形成された前記ｐ型
ドレイン層と、その内側に形成された前記ｎ型ベース層
と、前記ｎ型ベース層中の半導体基板表面に形成された
前記ｐ型ベース層、前記ｎ型ソース層を有することを特
徴とする半導体装置。 - 【請求項３】 前記ｎ型ベース層の中の、前記ｐ型ベ
ース層、前記ｎ型ソース層が複数個に分離されているこ
とを特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記ｐ型ドレイン層と前記ｎ型ベース
層の間の少なくとも一部に前記ｎ型ベース層よりも高い
キャリア濃度であるｎ型層を有することを特徴とする請
求項２記載の半導体装置。 - 【請求項５】 前記ｎ型層が電極を有することを特徴
とする請求項４記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3055393A JPH04291766A (ja) | 1991-03-20 | 1991-03-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3055393A JPH04291766A (ja) | 1991-03-20 | 1991-03-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291766A true JPH04291766A (ja) | 1992-10-15 |
Family
ID=12997281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3055393A Pending JPH04291766A (ja) | 1991-03-20 | 1991-03-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04291766A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006093488A (ja) * | 2004-09-27 | 2006-04-06 | Hitachi Ltd | パワーｍｏｓｆｅｔ |
-
1991
- 1991-03-20 JP JP3055393A patent/JPH04291766A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006093488A (ja) * | 2004-09-27 | 2006-04-06 | Hitachi Ltd | パワーｍｏｓｆｅｔ |
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