JPH0851197A - 電流飽和特性を有するｍｏｓ制御サイリスタ - Google Patents

電流飽和特性を有するｍｏｓ制御サイリスタ

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JPH0851197A
JPH0851197A JP7157752A JP15775295A JPH0851197A JP H0851197 A JPH0851197 A JP H0851197A JP 7157752 A JP7157752 A JP 7157752A JP 15775295 A JP15775295 A JP 15775295A JP H0851197 A JPH0851197 A JP H0851197A
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wafer
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Application number
JP7157752A
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English (en)
Inventor
Janardhanan S Ajit
ジャナルドハナン・エス・アジット
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Infineon Technologies Americas Corp
Original Assignee
International Rectifier Corp USA
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Publication date
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Publication of JPH0851197A publication Critical patent/JPH0851197A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D18/00—Thyristors
    • H10D18/40—Thyristors with turn-on by field effect 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D18/00—Thyristors
    • H10D18/60—Gate-turn-off devices 
    • H10D18/65—Gate-turn-off devices  with turn-off by field effect 
    • H10D18/655—Gate-turn-off devices  with turn-off by field effect  produced by insulated gate structures

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  • Thyristors (AREA)

Abstract

(57)【要約】 【目的】 本発明は、電流飽和特性を有し、デバイス内
に寄生サイリスタ構造を持たないＭＯＳ制御サイリスタ
を提供する。 【構成】 ＭＯＳ制御サイリスタにおいて、２つのゲー
トドライブを有する４端子型デバイスであるか、あるい
は１つのゲートドライブのみを必要とする３端子型デバ
イスである。またデバイス内において細胞様構造をして
おり、Ｎ++エミッタ／Ｐベース接合部がターンオフの間
逆バイアスされるために、デバイスはすぐれたターンオ
フ特性とより広い安全動作領域を持つ。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＭＯＳ制御サイリスタに
関し、特に寄生サイリスタ構造を持たない電流飽和特性
を持ったＭＯＳ制御サイリスタに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】バイ
ポーラ伝導構造にＭＯＳ制御を結合させた電力用半導体
構造はよく知られている。絶縁ゲートバイポーラトラン
ジスタ（ＩＧＢＴ）はそのようなデバイスの一例であ
り、そこではバイポーラ構造のベース電流が集積ＭＯＳ
ＦＥＴを介して制御される。ＩＧＢＴは６００ボルトの
範囲のブロック電圧での高電圧用電子部品の用途に最も
適している。より高い電圧の処理が可能なＩＧＢＴは、
より高いオン状態電圧降下を持つため不利である。サイ
リスタ構造を介したオン状態電流が流れることにより、
より低いオン状態電圧降下が実現されるという理由か
ら、ＭＯＳゲートサイリスタは、大電流、高電圧での用
途において、高い関心が持たれてきた。
【０００３】ＭＯＳゲートサイリスタには、ＭＯＳ制御
サイリスタ（ＭＣＴ）とエミッタスイッチ型サイリスタ
（ＥＳＴ）との２種類がある。Ｖ．Ａ．Ｋ．テンプルの
ＩＥＥＥの国際電子デバイス会議（ＩＥＤＭ）の技術ダ
イジェスト（V.A.K. Temple,IEEE International Elect
ron Device Meeting(IEDM) Technical Digest, SanFran
cisco (December 1984), pp.28285）の論文中で説明さ
れているように、ＭＣＴにおいて、陰極短絡回路はＭＯ
Ｓゲートを介して切り替えがなされる。しかしながら、
複雑な製造用件が必要であることやターンオフ間の電流
フィラメンテーション（current filamentation）問題
や電流飽和特性を持っていないということから、ＭＣＴ
の商業的開発は制限されてきた。
【０００４】図１に示されたＥＳＴは、サイリスタを基
本的に直列接続したＭＯＳＦＥＴからなり、「エミッタ
スイッチ型」と呼ばれる。ＥＳＴはＭＣＴよりも製造が
容易であるという利点がある。ＥＳＴは電流飽和特性を
示すが、図１に示したようにゲート制御型ｎチャネルＭ
ＯＳＦＥＴをバイパスする固有寄生サイリスタによりそ
の電流飽和特性が制限されている。従って、電流飽和特
性を持った、デバイス内の寄生サイリスタ構造により制
限されないＥＳＴが必要とされる。本発明の目的は、寄
生サイリスタ構造を持たない電流飽和特性を有するＭＯ
Ｓ制御サイリスタを提供する。
【０００５】
【課題を解決するための手段】本発明に係る第１のＭＯ
Ｓ制御サイリスタは、互いに平行で隔離された平坦な第
１および第２表面を有する半導体材料からなるウエハで
あって、上記第１表面から延在するウエハの厚みの少な
くとも一部が、接合部を受承する比較的低濃度ドーピン
グされたＮ型層からなり、また上記第２表面から延在す
るウエハの厚みの少なくとも一部が比較的高濃度ドーピ
ングされたＰ型層からなるウエハと、上記比較的低濃度
ドーピングされたＮ型エピタキシャル配置層に形成さ
れ、上記第１表面から上記第１表面下に第１深さだけ延
在するＰ型ベースと、上記Ｐ型ベースにおいて形成され
ているとともに、上記第１深さより浅い第２深さだけ上
記第１表面から上記第１表面下に延在してＮ型エミッタ
／Ｐ型ベース接合を形成し、かつ上記Ｐ型ベースの縁に
沿って上記第１表面で半径方向内側に隔離されていて、
上記Ｐ型ベースの上記縁が上記第１表面まで延在するこ
とにより上記縁の第１縁部に沿う第１チャネル領域を形
成するＮ型エミッタ領域と、上記第１表面上に設けられ
て上記エミッタ領域を上記縁のうちの第２縁部に沿って
上記Ｐ型ベースに接続する金属ストラップと、上記比較
的低濃度ドーピングされたＮ型層に形成され、上記ウエ
ハの上記第１表面から延在しているとともに、上記比較
的低濃度ドーピングされたＮ型エピタキシャル層に形成
され、、上記Ｐ型ベースの上記第２および第１縁部から
間隔をあけて横側に形成されてかつ第２と第３チャネル
領域を形成している第１および第２Ｐ型領域と、少なく
とも上記第２チャネル領域上に形成された上記第１表面
上の第１ゲート絶縁層手段と、少なくとも上記第２チャ
ネル領域上にある上記第１ゲート絶縁層手段上の第１ゲ
ート電極手段と、少なくとも上記第１および第３チャネ
ル領域上に形成された上記第１表面上の第２ゲート絶縁
層手段と、少なくとも上記第１および第３チャネル領域
上にある上記第２ゲート絶縁層手段上の第２ゲート電極
手段と、上記第２表面上に形成されて、上記Ｐ型層に接
続された陽極電極手段と、上記第１表面上の第１および
第２Ｐ型領域に接続された陰極電極手段とからなる。
【０００６】本発明に係る第２のＭＯＳ制御サイリスタ
は、互いに平行で隔離された平坦な第１および第２表面
を有する半導体材料からなるウエハであって、上記第１
表面から延在するウエハの厚みの少なくとも一部が、接
合部を受承する比較的低濃度ドーピングされたＮ型層か
らなり、また上記第２表面から延在するウエハ厚みの少
なくとも一部が、比較的高濃度ドーピングされたＰ型層
からなるウエハと、上記比較的低濃度ドーピングされた
Ｎ型層に形成され、上記第１表面から上記表面下に第１
深さだけ延在するＰ型ベースと、上記Ｐ型ベースに形成
されているとともに、上記第１深さより浅い第２深さだ
け、上記第１表面から上記第１表面下に延在して、Ｎ型
エミッタ／Ｐ型ベース接合を形成し、かつ、上記Ｐ型ベ
ースの縁に沿って上記第１表面で半径方向内側に隔離さ
れていて、上記Ｐ型ベースの上記縁が上記第１表面まで
延在することにより上記縁に沿う第１および第２チャネ
ル領域を形成するＮ型エミッタ領域と、上記比較的低濃
度ドーピングされたＮ型層に形成されているとともに、
上記ウエハの上記第１表面から延在しているとともに、
上記比較的低濃度ドーピングされたＮ型層に形成され、
かつ、互いにまた上記Ｐ型ベースから間隔をおいて横方
に形成されて第３と第４チャネル領域をそれぞれ形成し
ている第１および第２Ｐ型領域と、上記第１表面上に設
けられて上記Ｎ型エミッタ領域を上記第２Ｐ型領域に接
続する金属ストラップと、上記比較的低濃度ドーピング
されたＮ型層に形成され、上記ウエハの上記第１表面か
ら延在しているとともに、上記Ｐ型ベースから横側に間
隔をあけて形成されて、上記Ｎ型層に第５チャネル領域
を形成している第３Ｐ型領域と、少なくとも上記第３チ
ャネル領域上に配置された上記第１半導体表面上の第１
ゲート絶縁層手段と、少なくとも上記第１ゲート絶縁層
手段上にあり、上記第３チャネル領域上にある第１ゲー
ト電極手段と、少なくとも上記第１および第４チャネル
領域上に形成された上記第１表面上の第２ゲート絶縁層
手段と、少なくとも上記第１および第４チャネル領域上
にある上記第２ゲート絶縁層手段上の第２ゲート電極手
段と、少なくとも上記第２および第５チャネル領域上に
配置された上記第１表面上の第３ゲート絶縁層手段と、
少なくとも上記第２および第５チャネル領域上にある上
記第３ゲート絶縁層手段上の第３ゲート電極手段と、上
記第２表面上に形成されて、上記Ｐ型層に接続された陽
極電極手段と、上記第１表面上の上記第１および第３Ｐ
型領域に接続された陰極電極手段とからなる。
【０００７】本発明に係る第３のＭＯＳ制御サイリスタ
は、互いに平行で隔離された平坦な第１および第２表面
を有する半導体材料からなるウエハであって、上記第１
表面から延在する上記ウエハの厚みの少なくとも一部
が、接合部を受承する比較的低濃度ドーピングされたＮ
型層からなり、上記第２表面から延在する上記ウエハの
厚さの少なくとも一部が比較的高濃度ドーピングされた
Ｐ型層からなるウエハと、上記比較的低濃度ドーピング
されたＮ型層に形成され、上記第１表面から上記第１表
面下に第１深さだけ延在するＰ型ベースと、上記Ｐ型ベ
ースにおいて形成されるとともに、上記第１深さより浅
い第２深さだけ上記第１表面から上記第１表面下に延在
して、Ｎ型エミッタ／Ｐ型ベース接合を形成し、かつ、
上記Ｐ型ベースの縁に沿って上記第１表面で半径方向内
側に隔離されていて、上記Ｐ型ベースの上記縁が上記第
１表面まで延在することにより上記縁に沿う第１チャネ
ル領域を形成するＮ型エミッタ領域と、上記比較的低濃
度ドーピングされたＮ型層において形成され、上記ウエ
ハの上記第１表面から延在しているとともに、上記比較
的低濃度ドーピングされたＮ型層に形成され、かつ、互
いにまた上記第２Ｐ型領域が上記Ｐ型ベースから間隔を
あけて横側に形成されて第２と第３チャネル領域をそれ
ぞれ形成している第１および第２Ｐ型領域と、少なくと
も上記第１表面上に設けられ、上記Ｎ型エミッタ領域を
上記第２Ｐ型領域に接続する金属ストラップと、少なく
とも上記第２チャネル領域上に形成された上記第１表面
上の第１ゲート絶縁層手段と、少なくとも上記第２チャ
ネル領域上にある上記第１ゲート絶縁層手段上の第１ゲ
ート電極手段と、少なくとも上記第１および第３チャネ
ル領域上に形成された上記第１表面上の第２ゲート絶縁
層手段と、少なくとも上記第１および第３チャネル領域
上にある上記第２ゲート絶縁層手段上の第２ゲート電極
手段と、上記第２表面上に形成されて、上記Ｐ型層に接
続された陽極電極手段と、上記第１表面上の上記第１お
よび第３Ｐ型領域に接続された陰極電極手段とからな
る。
【０００８】好ましくは、上記のＭＯＳ制御サイリスタ
において、上記第２ゲート電極は電気的に浮遊している
か欠落している。
【０００９】好ましくは、上記のＭＯＳ制御サイリスタ
において、空乏ＰチャネルＭＯＳＦＥＴを形成するため
に、上記第１および第２Ｐ型領域間の上記第２チャネル
領域に形成される比較的低濃度ドーピングされたＰ型領
域を含む。
【００１０】本発明に係る第４のＭＯＳ制御サイリスタ
は、互いに平行で隔離された平坦な第１および第２表面
を有する半導体材料のウエハであって、上記第１表面か
ら延在するウエハの厚みの少なくとも一部が、接合部を
受承する比較的低濃度ドーピングされたＮ型層からな
り、また、上記第２表面から延在するウエハの厚みの少
なくとも一部が高濃度ドーピングされたＰ型層からなる
ウエハと、上記比較的低濃度ドーピングされたＮ型エピ
タキシャル配置層に形成され、上記第１表面から上記第
１表面下に第１深さだけ延在するＰ型井戸と、上記比較
的低濃度ドーピングされたＮ型層に形成され、上記第１
表面から上記第１表面下に上記第１深さより浅い第２深
さだけ延在して、かつ、上記第１表面に沿って上記Ｐ型
井戸の縁から半径方向内側へ間隔をあけて形成されるこ
とにより、第１表面近傍の上記Ｐ型井戸内に第１チャネ
ル領域を形成するＮ型井戸と、上記比較的低濃度ドーピ
ングされたＮ型層に形成され、上記第１表面から上記第
２深さより浅い上記第１表面下の第３の深さだけ延在し
て、かつ、上記Ｎ型井戸から半径方向内側へ上記第１半
導体表面に沿って間隔をあけて配置されることにより、
上記第１表面近傍の上記Ｎ型井戸内に第２チャネル領域
を形成するＰ型ベースと、上記Ｐ型ベースに形成され、
上記第１表面から上記第１表面下に上記第３深さより浅
い第４深さだけ延在しているとともに、Ｎ型ソース／Ｐ
型ベース接合を形成して、かつ、上記第１表面に沿って
上記Ｐ型ベースの縁から半径方向内側へ隔離されること
により、上記第１表面近傍の上記Ｐ型ベース内に第３チ
ャネル領域を形成するＮ型ソース領域と、上記比較的低
濃度ドーピングされたＮ型層において形成され、上記ウ
エハの上記第１表面から延在しているとともに、比較的
低濃度ドーピングされた上記Ｐ型井戸の上記縁から間隔
をあけて横側に配置されることにより、Ｐ型領域と上記
第１表面近傍の上記Ｐ型井戸の間のＮ型エピタキシャル
層内に第４チャネル領域を形成するＰ型領域と、少なく
とも上記第１、第２、第３、第４チャネル領域上に形成
された上記第１半導体表面上のゲート絶縁層手段と、少
なくとも上記第１、第２、第３、第４チャネル領域上に
ある上記ゲート絶縁層手段上のゲート電極手段と、上記
第２表面上に設けられる上記Ｐ型層に接続される陽極電
極手段と、上記Ｐ型ベースと、上記Ｎ型エミッタと、上
記第１表面上の上記Ｐ型領域とに接続される陰極電極手
段とからなる。
【００１１】好ましくは、上記のＭＯＳ制御サイリスタ
において、上記Ｐ型井戸と上記第１Ｐ型領域のそれぞれ
は対称に並んだ配列で形成されるセルからなる。
【００１２】本発明に係る第５のＭＯＳ制御サイリスタ
は、互いに平行で隔離された平坦な第１および第２表面
を有する半導体材料のウエハであって、上記第１表面か
ら延在するウエハの厚みの少なくとも一部が、接合部を
受承する比較的低濃度ドーピングされたＮ型層からな
り、また上記第２表面から延在するウエハの厚みの少な
くとも一部が、高濃度ドーピングされたＰ型層からなる
ウエハと、上記比較的低濃度ドーピングされたＮ型層に
おいて形成され、上記第１表面から上記第１表面下に第
１深さだけ延在するＰ型井戸と、上記比較的低濃度ドー
ピングされたＮ型層において形成されているとともに、
上記第１表面から上記第１表面下に上記第１深さより浅
い第２深さだけ延在して、半径方向内側へ上記第１表面
に沿って上記Ｐ型井戸の縁から間隔をあけて形成される
Ｎ型井戸と、上記比較的低濃度ドーピングされたＮ型層
において形成されているとともに、上記第１表面から上
記第２深さより浅い上記第１表面下に第３深さだけ延在
して、上記Ｎ型井戸の縁から半径方向内部へ上記第１表
面に沿って間隔をあけて形成されるＰ型ベースと、上記
Ｐ型ベースにおいて形成され、上記第１表面から上記第
１表面下に上記第３深さより浅い第４深さだけ延在して
いるとともに、Ｎ型ソース／Ｐ型ベース接合を形成し
て、かつ、上記Ｐ型ベースの縁から半径方向内側へ上記
第１表面に沿って間隔をあけて形成されることにより、
上記第１表面近傍の上記Ｐ型ベース内に第１チャネル領
域を形成するＮ型ソース領域と、上記Ｐ型井戸において
形成され、上記第１表面から上記第１表面下に上記第１
深さより浅い第５深さだけ延在して、かつ、上記Ｐ型井
戸の縁から半径方向内側へ上記第１表面に沿って間隔を
あけて形成されることにより、上記第１表面近傍の上記
Ｐ型井戸内に第２チャネル領域を形成するＮ型エミッタ
領域と、上記比較的低濃度ドーピングされたＮ型層にお
いて形成され、上記ウエハの上記第１表面から延在し
て、かつ、上記Ｐ型井戸の上記縁から間隔をあけて横側
に形成されることにより、Ｐ型領域と上記第１表面近傍
の上記Ｐ型井戸の間の比較的低濃度ドーピングされたＮ
型エピタキシャル層内に第３チャネル領域を形成するＰ
型領域と、少なくとも上記第１、第２、第３チャネル領
域上に形成された上記第１表面上のゲート絶縁層手段
と、少なくとも上記第１、第２、第３チャネル領域上に
ある上記ゲート絶縁層手段上のゲート電極手段と、上記
第２表面上に形成された上記Ｐ型層に接続される陽極電
極手段と、上記Ｐ型ベースと、上記Ｎ型ソースと、上記
第１表面上の上記Ｐ型領域とに、接続される陰極電極手
段とからなる。
【００１３】好ましくは、上記のＭＯＳ制御サイリスタ
において、上記Ｐ型井戸、Ｎ型井戸、上記Ｐ型ベースお
よび上記Ｎ型ソースが共に第１セルを含み、上記Ｐ型井
戸内に形成される上記Ｎ型エミッタは第２セルを含み、
上記Ｐ型領域は第３セルを含み、上記セルが対称に並ん
だ配列で配置される。
【００１４】好ましくは、上記のＭＯＳ制御サイリスタ
において、上記セルは多角形の形状を持つ。
【００１５】好ましくは、上記のＭＯＳ制御サイリスタ
において、上記セルは、複数の並列に接続され対称に配
置された多角形の形状をしたセル配列の中に配列され、
上記電極手段は上記配列上の格子を含む。
【００１６】
【作用】本発明は、従来の問題点を解決するものであっ
て、第１実施例においては、間隔をあけて置かれた互い
に平行な平面状の第１と第２表面を持った半導体材料の
ウエハからなるＭＯＳ制御サイリスタを提供することに
より前述の目的を達成している。比較的低濃度にドーピ
ングされたＮ型層は第１半導体表面から延在し、Ｐ型層
は第２半導体表面から延在する。
【００１７】Ｐ型ベースは低濃度にドーピングされたＮ
型層の中に形成されて第１半導体表面から第１半導体表
面の下の第１深さまで延在している。第１端に沿った第
１チャネル領域を定義することにより、Ｐ型ベース内に
はＮ型エミッタ領域が形成されており、このＮ型エミッ
タ領域は前期第１深さよりも浅い第２深さまで半導体表
面から延在してＮ型エミッタとＰ型ベースとの接合部を
形成している。このＮ型エミッタ領域は、Ｐ型ベースの
周縁に沿って第１半導体表面から半径方向内側に隔離さ
れ、従ってＰ型ベースの周縁が第１半導体表面まで延在
して、この周縁の第１縁部に沿う第１チャネル領域を形
成している。金属ストラップが第１半導体表面上に配置
されて、前記周縁のうちの第２縁部に沿ってエミッタ領
域とＰ型ベースとを接続している。
【００１８】第１および第２Ｐ型領域は、比較的低濃度
にドーピングされたＮ型層の中に形成され、ウエハの第
１表面から延在している。Ｐ型ベースを介して第１半導
体表面まで延在する比較的低濃度にドーピングされた第
１半導体表面が第１および第２チャネル領域を形成する
ように、第１および第２Ｐ型領域は、それぞれＰ型ベー
スの第２縁部と第１縁部から横側に間隔をあけて配置さ
れている。
【００１９】第１ゲート絶縁層は第１半導体表面上に配
置され、少なくとも第２チャネル領域をまたがって延在
している。第１ゲート電極は第１ゲート絶縁層上に配置
され、第２チャネル域を覆っている。
【００２０】第２ゲート絶縁層は第１半導体表面上に配
置され、少なくとも第１および第３チャネル領域をまた
がって延在している。第２ゲート電極は第２ゲート絶縁
層手段上に配置され、第１および第３チャネル領域を覆
っている。
【００２１】陽極電極は第２半導体表面上に配置された
Ｐ型層に接続している。陰極電極は第１半導体表面上の
第１と第２Ｐ型領域に接続している。
【００２２】本発明のＭＯＳ制御サイリスタは、さらに
Ｐ型層と比較的低濃度にドーピングされたＮ型層の間に
配置されるＮ型層を設けるのが好ましい。Ｐ型層とＮ型
エミッタは比較的高濃度にドーピングしておくのが望ま
しい。
【００２３】上述した第１実施例のＭＯＳ制御サイリス
タにおいて、Ｎ型エミッタは、サイリスタがオン状態の
時に、Ｎ型エミッタ／Ｐ型ベース接合部を順バイアスす
るためにＰ型ベースにおいて十分な電圧降下を生ずるの
に十分な横方の長さを有しており、それはサイリスタが
ラッチオンになるために必要である。結果として、Ｐ型
ベースは低濃度ドーピングをしておくとともに、比較的
に長いものとしなければならない。他の実施例において
は、これらは必要ではない。
【００２４】別の実施例においては、第１と第２領域
は、横方に間隔をおいた状態で互いに隣接しており、ま
た第２Ｐ型領域のみ、Ｐ型ベース領域と横方に間隔をお
いた状態で隣接している。第３Ｐ型領域は、Ｐ型ベース
領域と横方に間隔をおいた状態で隣接している。本実施
例の金属ストラップは、Ｎ型エミッタを第２Ｐ型ベース
領域に接続する。第１絶縁ゲートは、第１と第２Ｐ型領
域間のＮ型層内のチャネル領域上にあり、また第２絶縁
ゲートは、第２Ｐ型領域とＰ型ベース間のＮ型層内のチ
ャネル領域上にある。第２絶縁ゲートも、Ｎ型エミッタ
と比較的低濃度にドーピングされたＮ型層間のＰ型ベー
スの縁部に形成されるチャネル領域上にある。第３絶縁
ゲートは、Ｐ型ベースと第３Ｐ型領域間のＮ層内のチャ
ネル領域上にある。第３絶縁ゲートはまた、Ｎ型エミッ
タと比較的低濃度にドーピングされたＮ型層間のＰ型ベ
ースの第２縁部で形成されるチャネル領域上にある。第
３絶縁ゲートは電気的に第２絶縁ゲートに接続される
か、または所望によっては第２絶縁ゲートが浮遊したま
まであるか欠落している。第１と第３Ｐ型領域は第１半
導体表面上の陰極金属により接続される。陽極電極は第
２半導体表面上に配置されたＰ型層に接続する。
【００２５】第１実施例と同様にＮ型層は、Ｐ型層と比
較的低濃度にドーピングされたＮ型層の間に配置するの
が好ましい。
【００２６】第１、第２、第３Ｐ型領域とＰ型ベースは
比較的高濃度にドーピングされ、Ｐ型層と上記Ｎ型エミ
ッタは非常に高濃度にドーピングされるのが好ましい。
所望によっては、比較的低濃度でドーピングされたＰ型
領域を、第１および第２Ｐ型領域間のチャネル領域に設
けて、空乏ｐチャネルＭＯＳＦＥＴを形成してもよい。
また、第３Ｐ型領域は不要としてもよい。
【００２７】上述した本発明の第１および第２実施例の
双方は２つのゲートが必要で、結果として４端子デバイ
スとなる。本発明の第３実施例においては、１ゲートの
み必要である。
【００２８】第３実施例において、Ｐ型井戸は比較的低
濃度にドーピングされたＮ型層内に形成され、ウエハの
上表面から第１深さだけ延在している。Ｎ型井戸は、Ｐ
型井戸内に形成されているとともに、ウエハの上表面に
沿って半径方向内側にＰ型井戸の縁から間隔をおいて形
成されて、Ｐ型井戸内に第１チャネル領域を形成してい
る。Ｐ型ベースは、Ｎ型井戸内に形成されているととも
に、ウエハの上表面に沿って半径方向内側へＮ型井戸の
縁から間隔をおいて形成されて、Ｎ型井戸内に第２チャ
ネル領域を形成している。最後に、Ｎ型ソース領域は、
Ｐ型ベース内に形成されているとともに、ウエハの上表
面に沿って半径方向に内側へＰ型ベースの縁から間隔を
おいて形成されて、Ｐ型ベース内に第３チャネル領域を
形成している。
【００２９】Ｐ型領域は比較的低濃度にドーピングされ
たＮ型層内に形成され、該Ｐ型領域はＰ型領域とＰ型井
戸の間で比較的低濃度にドーピングされたＮ型層内に望
む第４チャネル領域を形成すべく、Ｐ型井戸の縁から横
方に間隔を置いて形成されている。
【００３０】絶縁ゲートはウエハの上表面に配置され、
第１、第２、第３、第４チャネル領域上にある。陰極電
極がウエハの上表面上のＰ型ベース、Ｎ型ソースおよび
Ｐ型領域に接続され、陽極電極はウエハの底面に配置さ
れたＰ型層に接続されている。
【００３１】第１および第２実施例と同様に、Ｎ型層は
Ｐ型層と比較的低濃度にドーピングされたＮ型層の間に
設けるのが望ましい。Ｐ型層とＮ型ソースは非常に高濃
度にドーピングされる。第３実施例のデバイスは、Ｐ型
井戸と第１Ｐ型領域がそれぞれセルからなる細胞様構造
となっており、該セルは多角形で、対称に並んで配置さ
れ、電極格子が載置された多角形の形状を有するのが望
ましい。Ｐ型領域とそれに対応する第４チャネル領域と
は用いなくてもよい。
【００３２】第４実施例において、デバイスはセルが房
状に集積された形をしている。本実施例において、Ｐ型
井戸はＮ型層において形成されているとともに、ウエハ
の上表面から第１深さだけ延在している。Ｎ型井戸はＰ
型井戸の一部分内で形成され、Ｐ型井戸の縁からウエハ
の上表面に沿って半径方向内側へ間隔をおいて配置され
て、Ｐ型井戸内にある第１チャネル領域を形成してい
る。Ｐ型ベースはＮ型井戸の一部分内で形成されている
とともに、Ｎ型井戸の縁からウエハの上表面に沿って半
径方向内側に間隔をおいて配置されて、Ｎ型井戸内に第
２チャネル領域を形成している。Ｎ型ソース領域はＰ型
ベースで形成されているとともに、Ｐ型ベースの縁から
ウエハの上表面に沿って半径方向内側へ間隔をおいて配
置されて、Ｐ型ベース内に第３チャネル領域を形成して
いる。最後に、Ｎ型エミッタ領域はＰ型井戸の一部分内
で形成されているとともに、Ｐ型ベースの縁からウエハ
の上表面に沿って半径方向内側へ間隔をおいて配置され
て、Ｐ型井戸内に第４チャネル領域を形成している。
【００３３】Ｐ型領域はＮ型層内で形成されているとと
もに、Ｐ型井戸の縁から横方に間隔をおいて配置され
て、Ｐ型領域とＰ型井戸の間のＮ型層に第５チャネル領
域を形成している。絶縁ゲートはウエハの上表面に配置
され、第１、第２、第３、第４および第５チャネル領域
の上方に臨んでいる。陰極電極がウエハの上表面上のＰ
型ベース、Ｎ型ソース、およびＰ型領域に接続され、陽
極電極はウエハの底表面上に配置されたＰ型層に接続さ
れる。
【００３４】第１および第２実施例と同様に、Ｎ型層は
Ｐ型層とＮ型層の間に配置するのが望ましい。Ｐ型層と
Ｎ型リソースとＮ型エミッタは、非常に高濃度にドーピ
ングがされている。
【００３５】本発明の第４実施例は、Ｐ型井戸、Ｎ型井
戸、Ｐ型ベースおよびＮ型ソースが第１セル、Ｐ型井戸
内に配置されたＮ型エミッタが第２セルから、またＰ型
領域が第３セルからなり、これらのセルが対称に並んで
配置された多角形の形状をしたセル様構造をなしてい
る。
【００３６】好ましくは、本発明の全実施例は寄生サイ
リスタ構造を持たずに電流飽和特性を有している。本発
明により、全実施例がターンオフの間、逆バイアスされ
たエミッタ／ベース接合部を有することから、すぐれた
ターンオフとより広範囲の安全動作領域が実現できる。
さらに、接合パターンは容易に作成できる。
【００３７】本発明の他の特徴と利点は、添付図を参照
しながらなす発明の以下の説明から明らかになるであろ
う。
【００３８】
【実施例】本発明のＭＯＳ制御サイリスタの第１実施例
を図２に示す。ＭＯＳ制御サイリスタ１１０は垂直方向
導電型デバイスである。
【００３９】Ｎ型層１１４と非常に高濃度でドーピング
されたＰ++領域１１６とはＮ-層１１８の下側に形成さ
れている。より低い電圧（１２００Ｖより低い）での用
途では、Ｎ-層１１８はＮepi／Ｐ++基板上でエピタキシ
ャル成長させて形成するのが望ましい。より高い電圧
（１２００Ｖより高い）での用途では、Ｎ-層１１８は
出発基板材料で、またＮ層１１４とＰ++領域１１６は後
方拡散で形成されている。
【００４０】デバイスの底面上の陽極電極１１２はＰ++
領域１１６を覆っている。陽極電極１１２は陽極端子Ａ
に接続されている。
【００４１】層の厚さと濃度はデバイスブロック電圧に
依存する。２５００Ｖデバイスの場合では、Ｎ-ドリフ
ト領域のドーピング濃度と厚さはそれぞれ、２ｘ１０13
ｃｍ-3の範囲と５００μｍである。Ｐ++領域１１６のド
ーピング濃度は、１μｍよりも大きい厚さで、５ｘ１０
19ｃｍ-3よりも大きいのが望ましい。Ｎ層１１４のドー
ピング濃度は、約７μｍよりも大きい厚さで、約５ｘ１
０17ｃｍ-3よりも大きいのが望ましい。
【００４２】以下に詳細に説明するように、デバイスの
ｐチャネルＭＯＳＦＥＴのソースを形成するＰ型ベース
１２０がＮ-層１１８内に設けられている。Ｎ++エミッ
タ領域１２２がＰ型ベース１２０内に設けられて、デバ
イスの上表面上の浮遊金属ストラップ１２４（デバイス
の電極には接続されていない）によって前記ベース１２
０と電気的に短絡されている。
【００４３】Ｐ型ベース１２０はＰ型領域１２６、１２
８により囲まれているが、ウエハの表面まで延在してチ
ャネル領域１３０、１３２をそれぞれ形成するＮ-層１
１８の比較的小さな領域により、Ｐ型領域とは隔離され
ている。
【００４４】陰極端子Ｋに接続した陰極電極１３４はＰ
型領域１２６、１２８に対しオーム接触をなしている。
ゲート端子Ｇ１に接続した第１絶縁ゲート１３８はチャ
ネル領域１３０上にある。ゲート端子Ｇ２に接続した第
２絶縁ゲート１４０はチャネル領域１３２上にあり、さ
らにウエハの上表面におけるＮ++エミッタ領域１２２と
チャネル領域１３２の間のＰ型ベース１２０の部分上に
ある。ゲート１３８、１４０はポリシリコンからなるの
が好ましく、また酸化層（図２には示していない）によ
りデバイスの上表面とは絶縁されている。
【００４５】図２に示されたデバイス１１０の動作は以
下のようである。オン状態（陽極１１２が陰極１３４に
対して正電位）において、ゲート１３８に印加される電
圧は、ゲート１３８のｐチャネルＭＯＳＦＥＴをターン
オンするために、陰極１３４に対して十分に負でなけれ
ばならず、またゲート１４０に印加される電圧は、ゲー
ト１４０のｎチャネルＭＯＳＦＥＴ（Ｐ型ベース１２０
において）をターンオンするために、陰極１３４に対し
て十分に正でなければならない。これにより、Ｐ++領域
１１６とＮ層１１４とＮ-層１１８を経由し、ウエハ表
面のＰ型ベース１２０内のｎチャネル（ゲート１４０に
より生成される）を通過し、Ｎ++エミッタ１２２を通り
抜け、金属ストラップ１２４を介してＰ型ベース１２０
に向かい、チャネル領域１３０内のｐチャネル（ゲート
１３８により生ずる）を通過し、Ｐ領域１２６を介して
陰極１３４に向かう、陽極から陰極（図２の上方）への
導電経路が生成されることによりサイリスタ１１０がオ
ン状態にトリガーされる。
【００４６】Ｎ++エミッタ１２２の横方向の長さは、Ｎ
++エミッタ／Ｐ型ベース接合部の一部分が、領域１２
２、１２０、１１８、１１４および１１６で形成される
サイリスタをターンオンするためのオン状態において順
バイアスされるような十分な電圧降下を生ずるよう設計
されており、従って主サイリスタ電流はゲート１４０下
のｎチャネルを迂回し、代わりに、Ｐ++領域１１６から
層１１４、１１８、および１２０を通過しＮ++エミッタ
１２２までデバイスを貫流し通過し直接上方を流れ、そ
の後ゲート１３８の下のｐチャネルＭＯＳＦＥＴを通過
し、Ｐ領域１２６を通過し陰極１３４に向かう。
【００４７】ゲート１３８の下のｐチャネルＭＯＳＦＥ
Ｔがサイリスタ（１１６、１１４、１１８、１２０、１
２２）と直列接続であるために、デバイスを貫流する電
流は、ゲート１３８の下のｐチャネルＭＯＳＦＥＴの飽
和電流により制限される。このように、デバイスは電流
飽和特性を持つ。飽和電流はゲート１３８に印加された
電圧に依存する。
【００４８】デバイスをターンオフするには、陰極に対
してゼロあるいは正電位をゲート１３８に印加し（ゲー
ト１３８下のＭＯＳＦＥＴをターンオフするため）、ま
た陰極に対して十分に負の電位をゲート１４０に印加す
る（ゲート１４０下のｎチャネルＭＯＳＦＥＴをターン
オフし、ゲート１４０下のｐチャネルＭＯＳＦＥＴをタ
ーンオンするために）。それによりＰベース１２０がＰ
領域１２８に接続し、かくて陰極に電気的に接続され
る。これらのゲート１３８、１４０上のそれぞれの電位
は順ブロック状態（陰極に対し陽極が正電位）に維持さ
れる。サイリスタのＰベース１２０がＮ++エミッタ１２
２に対してより低い電位で維持されるため、ゲート１４
０の負電位はデバイスに対し高い降伏電圧になる。
【００４９】順ブロック状態にある間、Ｎ++エミッタ／
Ｐベース接合部は逆バイアスされることに注意すべきで
ある。これがエミッタ開放ターンオフの場合に類似して
いるため、本発明により、すぐれた高耐電圧特性、ター
ンオフ特性、および広範囲の安全動作領域が実現され
る。この点については、１９８０年６月開催のPower El
ectronics Specialist Conference（パワー電子部品専
門家会議）におけるＢ．ジャクソンとＤ．チェン（B.Ja
ckson and D.Chen）の論稿「 Effects of emitter-open
switching on the turn-off characteristics of high
voltage power transistors」（高電圧パワートランジ
スタのターンオフ特性におけるエミッタ開放スイッチン
グ）を参照されたし。
【００５０】本発明の高電圧ＭＯＳ制御サイリスタのオ
ン状態電圧降下量は、高電圧サイリスタ（１１２、１１
６、１１４、１１８、１２０、１２２）での電圧降下量
とゲート１３８下の低電圧ｐチャネルＭＯＳＦＥＴ（１
２０、１３０、１２６、１３４）での電圧降下量の合計
である。デバイスがより高い降伏電圧に耐えられるよう
設計されている場合は、高電圧サイリスタでの電圧降下
量はあまり増加しない。それに対して、ＩＧＢＴにおい
ては、そのＩＧＢＴがより高い降伏電圧に耐えられるよ
うに設計されている場合は、オン状態電圧降下量が増加
する。なぜなら、サイリスタにおいてドリフト領域全体
が導電度変調されるが、ＩＧＢＴにおいてはドリフト領
域の底部分のみが導電度変調される。従って、本発明の
ＭＯＳ制御サイリスタは、より高い降伏電圧（１２００
Ｖより大きい）デバイスに対する同じ電流値に対して、
ＩＧＢＴより低い順方向電圧降下を呈する利点がある。
【００５１】さらに有利なことに、本発明は、前述した
オン状態電流飽和特性を有するために、短絡回路保護を
必要としない。これはＭＣＴと比較すると大きな利点で
ある。また有利なことに、本発明はその性能の低下をも
たらす寄生サイリスタ構造を持たない。これは従来のＥ
ＳＴと比較すると大きな利点である。
【００５２】最後に、本発明は、ＭＣＴと比較してター
ンオフ損失がより少なくなる利点も有している。前述し
たように、本発明のデバイスにおいて、Ｐベースは、側
面のｐチャネルＭＯＳＦＥＴを通過して接地電位に接続
されて、Ｎ++エミッタ／Ｐベース接合部に逆バイアスを
かける。これにより、逆ベースドライブを与えることに
よりＮＰＮトランジスタを不動作にするため、ＭＣＴと
比較してより高速にてサイリスタ動作の停止、従って高
速での電流減少をもたらすことになる。このように、本
発明のデバイスのターンオフ時間はＩＧＢＴ（近似的に
ベース開放ＰＮＰトランジスタターンオフ時間を持つ）
のそれと近い。
【００５３】前述し、図２に示された本発明の実施例
は、Ｐベース１２０に沿った横側の電圧降下により、サ
イリスタをラッチするためにＮＰＮトランジスタに順バ
イアスをかけるようにしている。従って、Ｐベース１２
０は、ドーピングを低濃度にするとともに、比較的長く
なければならない。それに対し、図３に示された別の実
施例では、これは必要とされない。
【００５４】図３に示した、図３のＭＯＳ制御サイリス
タ２１０は、Ｎ層２１４およびＮ-層２１８の下側に配
置された非常に高濃度にドーピングされたＰ++領域２１
６を持つ垂直方向導電型のデバイスである。層の厚さと
濃度はデバイスブロック電圧に依存し、図２のデバイス
と同じである。
【００５５】Ｎ-層２１８内には、１）Ｐ+ベース２２１
と、２）後述のデバイスのｐチャネルＭＯＳＦＥＴを形
成するＰ+領域２１９と、３）後述のデバイスのｐチャ
ネルＭＯＳＦＥＴはドレインを形成するＰ+領域２２６
および２２８が設けられている。
【００５６】Ｎ++エミッタ領域２２２はＰ+ベース２２
１内に設けられ、デバイスの上表面上の浮遊金属ストラ
ップ２２４（デバイスのどの電極にも接続されていな
い）により、Ｐ+領域２１９に電気的に短絡されてい
る。
【００５７】Ｐ+領域２２６および２２９、Ｐ+領域２１
９および２２１、Ｐ+領域２２１および２２８は、それ
ぞれのチャネル領域２３０、２３１、２３３を形成する
ウエハの上表面まで延在するＮ-層２１８の比較的小さ
い領域により互いに隔離されている。
【００５８】陰極電極２３４はＰ+領域２２６および２
２８に対しオーム接触を形成している。第１絶縁ゲート
２３８はチャネル領域２３０上にある。第２絶縁ゲート
２４０はチャネル領域２３３上にあり、さらにウエハの
上表面でＮ++エミッタ領域２２２とチャネル領域２３３
間のＰ+ベース２２１の上にある。第３絶縁ゲート２４
１はチャネル領域２３１上にあり、さらにウエハの上表
面でＮ++エミッタ領域２２２とチャネル領域２３１間の
Ｐ+ベース２２１の上にある。ゲート２３８、２４０、
２４１はポリシリコンで構成するのが好ましく、酸化層
（図５では示されていない）によってデバイスの上側表
面から絶縁される。ゲート２４０および２４１は共に結
ばれていてもよい（電気的に接続されて）。
【００５９】図３に示したデバイス２１０の動作は以下
の通りである。オン状態において（陽極２１２が陰極２
３４に対して正電位）、ゲート２３８に印加される電圧
はゲート２３８下のｐチャネルＭＯＳＦＥＴをターンオ
ンするために陰極２３４に対して十分に負でなければな
らない、またゲート２４１および２４０に印加される電
圧はゲート２４１および２４０下のｎチャネルＭＯＳＦ
ＥＴ（Ｐ+ベース２２１において）をターンオンするた
めに陰極２３４に対して十分に正でなければならない。
【００６０】この状況において、Ｎ++エミッタ２２２は
金属ストラップにより、チャネル領域２３０の反転によ
り形成される横側のＰＭＯＳを介して接地電位に接続さ
れ、また層２１６，２１４，２１８，２２１により形成
される垂直方向のＰＮＰトランジスタに対するベース駆
動は、ゲート２４０、２４１下のｎチャネルＭＯＳＦＥ
Ｔを介してなされる。Ｐ++領域／Ｎ接合部が約０．７Ｖ
で順方向バイアスされると、Ｐ++領域２１６は、層２２
２、２２１、２１８、２１４により形成されるＮＰＮト
ランジスタに対するベース駆動を開始すべく正孔の注入
を開始する。これにより層２１６、２１４、２１８、２
２１、２２２により形成されるサイリスタがラッチされ
た状態になる。
【００６１】このように、これは、Ｐ++領域２１６、Ｎ
層２１４、Ｎ-層２１８を経由し、ウエハの表面でＰ+ベ
ース２２１中のｎチャネル（ゲート２４１および２４０
によって生成される）を通過し、Ｎ++エミッタ２２２を
通り抜け、金属ストラップ２２４を介してＰ+領域２１
９に向かい、チャネル領域２３０の中のｐチャネル（ゲ
ート２３８により生成される）を通過し、Ｐ+領域２２
６を介して陰極２３４に向かう、陽極から陰極（図２の
上方へ）への導電経路が形成されることにより、サイリ
スタ２１０がオン状態になる。
【００６２】領域２１６、２１４、２１８および２２２
により形成されるサイリスタがターンオンされた後、大
部分の電流は、ゲート２４１および２４０下のｎチャネ
ルを迂回し、代わりに、Ｐ++領域２１６から領域２１
４、２１８、２２１を介してＮ++エミッタ２２２まで流
れ、その後、浮遊金属ストラップ２２４を介してＰ+領
域２１９まで向かい、ゲート２３８下のｐチャネルＭＯ
ＳＦＥＴを介して陰極２３４までデバイス内を上方向に
直接流れる。ゲート２３８下のｐチャネルＭＯＳＦＥＴ
はサイリスタ（２１６、２１４、２１８、２２１、２２
２）と直列接続されているため、デバイスを流れる電流
は、ゲート２３８下のｐチャネルＭＯＳＦＥＴの飽和電
流により制限される。このように、図２のデバイスと同
様に図３のデバイスも、電流飽和特性を有している。飽
和電流はゲート２３８に印加される電圧に依存する。有
利なことに、サイリスタは、単にゲート２３８、２４
０、２４１の電圧をゼロまで減少させることでターンオ
フされる。
【００６３】デバイスをより速くターンオフするために
は、陰極に対しゼロあるいは正電位をゲート２３８に印
加し（ゲート２３８下のＭＯＳＦＥＴをターンオフする
ために）、陰極２３４に対し十分な負電位をゲート２４
０、２４１に印加する（ゲート２４０および２４１下の
ｎチャネルＭＯＳＦＥＴをターンオフし、ゲート２４０
下のｐチャネルＭＯＳＦＥＴをターンオンするため
に）。するとＰ+ベース２２１とＰ+領域２２８が接続さ
れ、電気的に陰極に接続される。ゲート２３８、２４
０、２４１上のそれぞれの電位は、順ブロック状態にお
いて維持される（陽極が陰極に対して正電位）。ゲート
２４０に負電位を印可すると、サイリスタのＰ+ベース
２２１をＮ++エミッタ２２２と比較してより低い電位で
維持するため、デバイスとしては、結果として高い降伏
電圧になる。
【００６４】図４は図３の構成の変形例を示し、この変
形例では、図３に示したＰ+領域２２８と、この領域に
接続された陰極金属２３４、ゲート２４０およびチャネ
ル領域２３３とを除去している。本変形例において、タ
ーンオフおよび順ブロック状態時には、Ｎ++エミッタ２
２２は、Ｐ+ベース２２１に対し、浮遊金属ストラップ
２２４とゲート２４１下のｐチャネル領域２３１を介し
て短絡されるのみである。
【００６５】もう１つの図３の構造の変形例としては、
ゲート２４１を取り除くかあるいは電気的にそれを浮遊
させる。
【００６６】更にもう１つの図３の構造の変形例を図５
に示すが、この変形例では、ウエハの上表面でＰ+領域
２１９、２２６間にＰ-領域２４２を形成することによ
り形成される空乏ｐチャネルＭＯＳＦＥＴを使用してい
る。本変形例において、ゲート２３８はオン状態におい
て、陰極に対し０ボルトに設定してもよい。本変形例に
おいて、オフ状態では、ゲート２３８は陰極に対してＰ
-領域を最大限開放するために十分に正でなければなら
ない。
【００６７】図６は、ウエハの上側表面でＰ+領域２１
９、２２６間にあるＰ-領域２４２を拡散することによ
り形成される空乏ｐチャネルＭＯＳＦＥＴを使用する図
４の構造の変形例を示す。本変形例では、図５の変形例
と同様に、ゲート２３８はオン状態において、陰極に対
し０ボルトに設定してもよい。オフ状態では、ゲート２
３８は陰極に対してＰ-領域を最大限開放するために十
分に正でなければならない。
【００６８】前述し、図２から図６に示した本発明の実
施例では、２つの別々のゲートを必要とする４端子デバ
イスである。図７に示されている本発明の別の実施例は
１ゲート駆動を使用し、３端子構造となっている。図２
から図６のデバイスのように、図７のＭＯＳ制御サイリ
スタ３１０は、Ｎ層３１４とＮ-層３１８の下側に設け
た非常に高濃度にドーピングされたＰ++領域３１６を持
つ垂直方向導電デバイスである。前述した実施例のよう
に、デバイスの底面上の陽極３１２はＰ++領域３１６を
覆っている。
【００６９】デバイスの上表面から下方に延在するよう
にＮ-３１８層内に設けられているのは、後述するｐチ
ャネルＭＯＳＦＥＴのソースとｎチャネルＭＯＳＦＥＴ
のチャネル領域３２８を形成するＰ井戸３２０である。
またＰ井戸３２０内に設けられているのは、ｎチャネル
ＭＯＳＦＥＴのドレインとｐチャネルＭＯＳＦＥＴのチ
ャネル領域３３０を形成するＮ井戸３２２である。Ｎ井
戸３２２はＰ井戸３２０の縁から第１半導体表面に沿っ
て、半径方向内側へ間隔を置いて形成されており、Ｐ井
戸内のｎチャネルＭＯＳＦＥＴのチャネル領域３２８を
形成している。
【００７０】後述のｎチャネルＭＯＳＦＥＴのチャネル
領域３３２を形成するＰ型ベース３２４が、Ｎ井戸３２
２内に形成されている。Ｐベース３２４はＮ井戸３２２
の縁から第１半導体表面に沿って、半径方向内側へ間隔
を置いて形成されており、それによりＮ井戸内のｐチャ
ネルＭＯＳＦＥＴのチャネル領域３３０を形成してい
る。Ｐベース３２４はウエハ上表面に沿って延在し陰極
電極３３４に接触する。Ｎ++ソース領域３２３はＰベー
ス３２４内に形成され、またその上表面に沿って陰極電
極に接触する。Ｎ++ソース３２３はＰベース３２４の縁
から第１半導体表面に沿って、半径方向内側へ間隔を置
いて形成されており、それによりＰベース内のｎチャネ
ルＭＯＳＦＥＴのチャネル領域３３２を形成している。
【００７１】Ｐ領域３２６はウエハの上表面から下方へ
延在しているとともにチャネル領域３３６を形成するウ
エハの表面まで延在してチャネル領域３３６を形成する
Ｎ- epi３１８の部分によりＰ井戸３２０から隔離されて
いる。Ｐ領域３２６は陰極電極に電気的に接触してい
る。
【００７２】１つの絶縁ゲート３３８はチャネル領域３
３６上にあり、またチャネル領域３２８、３３０および
３３２上を横方向に延在している。ゲート３３８はポリ
シリコンで構成されるのが良く、酸化層（図７には示さ
れていない）によりデバイスの上表面とは絶縁されてい
る。
【００７３】図７に示したデバイス３１０の動作は以下
のようである。オン状態（陽極３１２が陰極３３４に対
して正電位）において、ゲート３３８に印加される電圧
はチャネル領域３２８および３３２を反転させてゲート
下のｎチャネルＭＯＳＦＥＴの両方ともターンオンする
ために、陰極に対し十分に正でなければならなく、それ
により、前述し図７で示したように陰極に電気的に接触
するＮ++ソース３２３への順方向導電経路を形成する。
これによりサイリスタをラッチするためＰＮＰトランジ
スタ（層３１６、３１４、３１８、３２０から形成され
る）に対するベース駆動が行われる。このようにデバイ
スが、オン状態において、ｎチャネルＭＯＳＦＥＴ（層
３２２、３３２、３２３から形成される）と直列接続し
たサイリスタとして動作する。
【００７４】デバイスをターンオフするためには、ゲー
ト３３８上の電圧はチャネル領域３３０および３３６を
反転してゲート３３８下のｐチャネルＭＯＳＦＥＴの両
方をターンオンするために陰極３３４に対し十分に負で
なければならず、それにより、Ｐ拡散領域を陰極（接
地）電位に接続する。前述した実施例のように、サイリ
スタにはＭＯＳＦＥＴが直列接続されていること、ま
た、チャネル領域３３６、３３０の反転によりサイリス
タ電流が急速に接地ドレインされてＰ井戸３２０と陰極
（接地）３３４を効果的に短絡させるＰチャネルを形成
することによる速いターンオフのため、図７のＭＯＳ制
御サイリスタは電流飽和特性を持つ。
【００７５】図７に示された本発明の実施例は、図８と
図９とにおいて上面図で示したように細胞様構造に形成
してもよい。この細胞様構造（cellular layout）で
は、図７の４層Ｐ井戸領域はＮ++／Ｐ+／Ｎ／Ｐセルと
して示してある。図８のレイアウトにおいて、ウエハ
は、Ｎ++／Ｐ+／Ｎ／Ｐセルが全セルの２／３、Ｐ+セル
が全セルの１／３形成されている。各Ｎ++／Ｐ+／Ｎ／
Ｐセルは３つの隣接するＰ+セルで囲まれている。図９
は図７の実施例に対する別の可能な細胞様構成の上面図
を示す。
【００７６】図１０、図１１、図１２、および図１３に
示したまた別の本発明の実施例では、１つのゲート駆動
を使用した３端子構造となっている。この実施例は、セ
ル群のアレーからなる。１つの単位セル群を図１１で示
しているが、各セル群は図１０に示したように３つの構
成要素、すなわち、エミッタスイッチングセル（Ｅ
Ｓ）、エミッタターンオンセル（ＥＴ）およびＰ+セル
（Ｐ+）からなる。図１１で示される単位セル群を複数
形成することで、チップの動作領域を形成している。１
列ないし２列のＰ+セルは、チップの動作領域の縁に形
成するのが好ましい。
【００７７】図２から図７のデバイスと同様、図１０、
図１１、図１２、および図１３に示したＭＯＳ制御サイ
リスタ４１０は、Ｎ層４１４とＮ-層４１８の下側に非
常に高濃度にドーピングされたＰ++領域４１６が形成さ
れた垂直方向導電デバイスである。前述の実施例におい
てのように、デバイスの底面にある陽極４１２がＰ++領
域４１６を覆っている。
【００７８】図１２と図１３に示したように、Ｐ井戸４
２０がＮ-層４１８内に形成されてデバイスの上表面か
ら下方に延在して、後述のｐチャネルＭＯＳＦＥＴのソ
ースとｎチャネルＭＯＳＦＥＴのチャネル領域４２８を
形成している。Ｎ井戸４２２がＰ井戸４２０内に形成さ
れて、ｎチャネルＭＯＳＦＥＴのドレインを形成してい
る。Ｐ+ベース４２４がＮ井戸４２２内に形成されて、
以下で説明するｎチャネルＭＯＳＦＥＴのチャネル領域
４３２を形成している。Ｐ+ベース４２４はウエハの上
表面に沿って延在して陰極４３４に接触している。Ｎ++
ソース領域４２３は、Ｐ+ベース４２４の縁から第１半
導体表面に沿って半径方向内側部に向かって間隔を置い
て形成され、それによりＰ+ベース内のｎチャネルＭＯ
ＳＦＥＴのチャネル領域４３２を形成している。Ｎ++エ
ミッタ領域４４４はＰ井戸４２０内に設けられてＮ井戸
４２２に接続されている。Ｎ++エミッタ領域４４４は、
少なくとも１つのＰ井戸４２０の縁から第１半導体表面
に沿って半径方向内側に向かって間隔を置いて形成され
ており、それによりＰ井戸内のｎチャネルＭＯＳＦＥＴ
のチャネル領域４２８が形成されている。
【００７９】図１３に示したように、Ｐ+領域４２６は
ウエハの上表面から下方に延在しているとともに、ウエ
ハの表面まで延在してチャネル領域４３６を形成するＮ
-４１８の部分によりＰ井戸４２０から間隔をおいて形
成されている。Ｐ+領域４２６は陰極電極４３４に電気
的に接触している。
【００８０】１つの絶縁ゲート４３８の格子構造はチャ
ネル領域４３６上にあり、またチャネル領域４２８およ
び４３２上にもある。ゲート４３８はポリシリコンから
構成されるのが好ましく、酸化層（図示されていない）
によりデバイスの上側表面から絶縁される。
【００８１】図１０、図１１、図１２および図１３に示
したデバイス４１０の動作を以下に説明する。オン状態
（陽極４１２が陰極４３４に対して正電位）において、
ゲート４３８に印加する電圧は、チャネル領域４２８お
よび４３２を反転してゲート下のｎチャネルＭＯＳＦＥ
Ｔの両方をターンオンさせて、図１２について説明した
ように陰極４３４に電気的に接続されているＮ++ソース
４２３への順方向導電経路を形成するために陰極に対し
て十分に負でなければならない。これでＰＮＰトランジ
スタのベースが駆動されて、サイリスタをラッチする。
このようにデバイスはオン状態において、ｎチャネルＭ
ＯＳＦＥＴ（層４４４、４２２、４３２、４２３により
形成される）と直列接続したサイリスタ（層４１６、４
１４、４１８、４２０、４４４により形成される）とし
て動作する。
【００８２】デバイスをターンオフするためには、ゲー
ト４３８上の電圧は、チャネル領域４３６を反転するた
めに陰極４３４に対し十分に負でなければならず、それ
によりゲート４３８下のｐチャネルＭＯＳＦＥＴをター
ンオンし、Ｐ井戸領域を陰極（接地）電位に接続する。
前述した実施例のように、図１０、図１１、図１２およ
び図１３のＭＯＳ制御サイリスタは、サイリスタにＭＯ
ＳＦＥＴが直列接続されていることによる電流飽和特性
と、チャネル領域４３６の反転によりサイリスタ電流が
急速に接地方向にドレインされてＰ井戸４２０と陰極４
３４を効果的に短絡するｐチャネル領域を形成すること
による速いターンオフ特性をもつ。
【００８３】本発明は特別な実施例について説明されて
きたが、当業者にとって、他の多くの変形例や改変（表
面プラナーゲートの代わりにトレンチゲートの利用や、
異なるゲートやチャネル領域のレイアウト等）が考えら
れることは明らかである。それゆえ、本発明は実施例に
より制限をされるものではなく、付属の請求項によりの
み制限される。
【００８４】
【発明の効果】本発明のＭＯＳ制御サイリスタは、寄生
サイリスタ構造を持たずに電流飽和特性を有し、ターン
オフの間、逆バイアスされたエミッタ／ベース接合部を
有することから、すぐれたターンオフとより広範囲な安
全動作領域が実現できる。
【図面の簡単な説明】
【図１】 代表的な従来技術のエミッタスイッチサイリ
スタ（ＥＳＴ）の断面図。
【図２】 本発明の第１実施例の断面図。
【図３】 本発明の第２実施例の断面図。
【図４】 第３Ｐ型領域とそれと対応する第３ゲートを
除いた図３の実施例の変形例の断面図。
【図５】 空乏ｐチャネルＭＯＳＦＥＴを使用した図３
の実施例の変形例の断面図。
【図６】 空乏ｐチャネルＭＯＳＦＥＴを使用した図４
の実施例の変形例の断面図。
【図７】 １つのゲートドライブのみを必要とする本発
明の第３実施例の変形例の断面図。
【図８】 図７の実施例の考えられる細胞様構成を示し
た上面図。
【図９】 図８とは異なる図７の実施例の考えられる細
胞様構成を示した上面図。
【図１０】 １つに組み合わされた時に本発明の第４実
施例を形成する３つの構成要素又はセルの断面図。
【図１１】 単位セル群の上面図。
【図１２】 図１１の１−１線に沿った断面図。
【図１３】 図１２の２−２線に沿った断面図。
【符号の説明】
１１０，２１０，３１０，４１０ ＭＯＳ制御サイリス
タ、１１２，２１２，３１２，４１２ 陽極電極、１１
４，２１４，３１４，４１４ Ｎ型層、１１６，２１
６，３１６，４１６ Ｐ++領域、１１８，２１８，３１
８，４１８ Ｎ-層、１２０，３２４ Ｐ型ベース、１
２２，２２２、４４４ Ｎ++エミッタ領域、１２４，２
２４ 金属ストラップ、１２６，１２８，３２６ Ｐ型
領域、１３０，１３２，２３０，２３１，２３３，３２
８，３３０，３３２，３３６，４２８，４３２，４３６
チャネル領域、１３４，２３４，３３４，４３４ 陰
極電極、１３８，２３８第１絶縁ゲート、１４０，２４
０第２絶縁ゲート、２１９，２２６，２２８ Ｐ+領
域、２２１，４２４ Ｐ+ベース、２４１ 第３絶縁ゲ
ート、３２０，４２０ Ｐ井戸、３２２，４２２ Ｎ井
戸、３２３，４２３ Ｎ++ソース領域、３３８，４３８
絶縁ゲート。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 互いに平行で隔離された平坦な第１およ
    び第２表面を有する半導体材料からなるウエハであっ
    て、上記第１表面から延在するウエハの厚みの少なくと
    も一部が、接合部を受承する比較的低濃度ドーピングさ
    れたＮ型層からなり、また上記第２表面から延在するウ
    エハの厚みの少なくとも一部が比較的高濃度ドーピング
    されたＰ型層からなるウエハと、 上記比較的低濃度ドーピングされたＮ型エピタキシャル
    配置層に形成され、上記第１表面から上記第１表面下に
    第１深さだけ延在するＰ型ベースと、 上記Ｐ型ベースにおいて形成されているとともに、上記
    第１深さより浅い第２深さだけ上記第１表面から上記第
    １表面下に延在してＮ型エミッタ／Ｐ型ベース接合を形
    成し、かつ上記Ｐ型ベースの縁に沿って上記第１表面で
    半径方向内側に隔離されていて、上記Ｐ型ベースの上記
    縁が上記第１表面まで延在することにより上記縁の第１
    縁部に沿う第１チャネル領域を形成するＮ型エミッタ領
    域と、 上記第１表面上に設けられて上記エミッタ領域を上記縁
    のうちの第２縁部に沿って上記Ｐ型ベースに接続する金
    属ストラップと、 上記比較的低濃度ドーピングされたＮ型層に形成され、
    上記ウエハの上記第１表面から延在しているとともに、
    上記比較的低濃度ドーピングされたＮ型エピタキシャル
    層に形成され、、上記Ｐ型ベースの上記第２および第１
    縁部から間隔をあけて横側に形成されてかつ第２と第３
    チャネル領域を形成している第１および第２Ｐ型領域
    と、 少なくとも上記第２チャネル領域上に形成された上記第
    １表面上の第１ゲート絶縁層手段と、 少なくとも上記第２チャネル領域上にある上記第１ゲー
    ト絶縁層手段上の第１ゲート電極手段と、 少なくとも上記第１および第３チャネル領域上に形成さ
    れた上記第１表面上の第２ゲート絶縁層手段と、 少なくとも上記第１および第３チャネル領域上にある上
    記第２ゲート絶縁層手段上の第２ゲート電極手段と、 上記第２表面上に形成されて、上記Ｐ型層に接続された
    陽極電極手段と、 上記第１表面上の第１および第２Ｐ型領域に接続された
    陰極電極手段とからなるＭＯＳ制御サイリスタ。
  2. 【請求項２】 互いに平行で隔離された平坦な第１およ
    び第２表面を有する半導体材料からなるウエハであっ
    て、上記第１表面から延在するウエハの厚みの少なくと
    も一部が、接合部を受承する比較的低濃度ドーピングさ
    れたＮ型層からなり、また上記第２表面から延在するウ
    エハ厚みの少なくとも一部が、比較的高濃度ドーピング
    されたＰ型層からなるウエハと、 上記比較的低濃度ドーピングされたＮ型層に形成され、
    上記第１表面から上記表面下に第１深さだけ延在するＰ
    型ベースと、 上記Ｐ型ベースに形成されているとともに、上記第１深
    さより浅い第２深さだけ、上記第１表面から上記第１表
    面下に延在して、Ｎ型エミッタ／Ｐ型ベース接合を形成
    し、かつ、上記Ｐ型ベースの縁に沿って上記第１表面で
    半径方向内側に隔離されていて、上記Ｐ型ベースの上記
    縁が上記第１表面まで延在することにより上記縁に沿う
    第１および第２チャネル領域を形成するＮ型エミッタ領
    域と、 上記比較的低濃度ドーピングされたＮ型層に形成されて
    いるとともに、上記ウエハの上記第１表面から延在して
    いるとともに、上記比較的低濃度ドーピングされたＮ型
    層に形成され、かつ、互いにまた上記Ｐ型ベースから間
    隔をおいて横方に形成されて第３と第４チャネル領域を
    それぞれ形成している第１および第２Ｐ型領域と、 上記第１表面上に設けられて上記Ｎ型エミッタ領域を上
    記第２Ｐ型領域に接続する金属ストラップと、 上記比較的低濃度ドーピングされたＮ型層に形成され、
    上記ウエハの上記第１表面から延在しているとともに、
    上記Ｐ型ベースから横側に間隔をあけて形成されて、上
    記Ｎ型層に第５チャネル領域を形成している第３Ｐ型領
    域と、 少なくとも上記第３チャネル領域上に配置された上記第
    １半導体表面上の第１ゲート絶縁層手段と、 少なくとも上記第１ゲート絶縁層手段上にあり、上記第
    ３チャネル領域上にある第１ゲート電極手段と、 少なくとも上記第１および第４チャネル領域上に形成さ
    れた上記第１表面上の第２ゲート絶縁層手段と、 少なくとも上記第１および第４チャネル領域上にある上
    記第２ゲート絶縁層手段上の第２ゲート電極手段と、 少なくとも上記第２および第５チャネル領域上に配置さ
    れた上記第１表面上の第３ゲート絶縁層手段と、 少なくとも上記第２および第５チャネル領域上にある上
    記第３ゲート絶縁層手段上の第３ゲート電極手段と、 上記第２表面上に形成されて、上記Ｐ型層に接続された
    陽極電極手段と、 上記第１表面上の上記第１および第３Ｐ型領域に接続さ
    れた陰極電極手段とからなるＭＯＳ制御サイリスタ。
  3. 【請求項３】 互いに平行で隔離された平坦な第１およ
    び第２表面を有する半導体材料からなるウエハであっ
    て、上記第１表面から延在する上記ウエハの厚みの少な
    くとも一部が、接合部を受承する比較的低濃度ドーピン
    グされたＮ型層からなり、上記第２表面から延在する上
    記ウエハの厚さの少なくとも一部が比較的高濃度ドーピ
    ングされたＰ型層からなるウエハと、 上記比較的低濃度ドーピングされたＮ型層に形成され、
    上記第１表面から上記第１表面下に第１深さだけ延在す
    るＰ型ベースと、 上記Ｐ型ベースにおいて形成されるとともに、上記第１
    深さより浅い第２深さだけ上記第１表面から上記第１表
    面下に延在して、Ｎ型エミッタ／Ｐ型ベース接合を形成
    し、かつ、上記Ｐ型ベースの縁に沿って上記第１表面で
    半径方向内側に隔離されていて、上記Ｐ型ベースの上記
    縁が上記第１表面まで延在することにより上記縁に沿う
    第１チャネル領域を形成するＮ型エミッタ領域と、 上記比較的低濃度ドーピングされたＮ型層において形成
    され、上記ウエハの上記第１表面から延在しているとと
    もに、上記比較的低濃度ドーピングされたＮ型層に形成
    され、かつ、互いにまた上記第２Ｐ型領域が上記Ｐ型ベ
    ースから間隔をあけて横側に形成されて第２と第３チャ
    ネル領域をそれぞれ形成している第１および第２Ｐ型領
    域と、 少なくとも上記第１表面上に設けられ、上記Ｎ型エミッ
    タ領域を上記第２Ｐ型領域に接続する金属ストラップ
    と、 少なくとも上記第２チャネル領域上に形成された上記第
    １表面上の第１ゲート絶縁層手段と、 少なくとも上記第２チャネル領域上にある上記第１ゲー
    ト絶縁層手段上の第１ゲート電極手段と、 少なくとも上記第１および第３チャネル領域上に形成さ
    れた上記第１表面上の第２ゲート絶縁層手段と、 少なくとも上記第１および第３チャネル領域上にある上
    記第２ゲート絶縁層手段上の第２ゲート電極手段と、 上記第２表面上に形成されて、上記Ｐ型層に接続された
    陽極電極手段と、 上記第１表面上の上記第１および第３Ｐ型領域に接続さ
    れた陰極電極手段とからなるＭＯＳ制御サイリスタ。
  4. 【請求項４】 請求項３に記載のＭＯＳ制御サイリスタ
    において、上記第２ゲート電極は電気的に浮遊している
    か欠落しているＭＯＳ制御サイリスタ。
  5. 【請求項５】 請求項２または請求項３に記載のＭＯＳ
    制御サイリスタにおいて、空乏ＰチャネルＭＯＳＦＥＴ
    を形成するために、上記第１および第２Ｐ型領域間の上
    記第２チャネル領域に形成される比較的低濃度ドーピン
    グされたＰ型領域を含むＭＯＳ制御サイリスタ。
  6. 【請求項６】 互いに平行で隔離された平坦な第１およ
    び第２表面を有する半導体材料のウエハであって、上記
    第１表面から延在するウエハの厚みの少なくとも一部
    が、接合部を受承する比較的低濃度ドーピングされたＮ
    型層からなり、また、上記第２表面から延在するウエハ
    の厚みの少なくとも一部が高濃度ドーピングされたＰ型
    層からなるウエハと、 上記比較的低濃度ドーピングされたＮ型エピタキシャル
    配置層に形成され、上記第１表面から上記第１表面下に
    第１深さだけ延在するＰ型井戸と、 上記比較的低濃度ドーピングされたＮ型層に形成され、
    上記第１表面から上記第１表面下に上記第１深さより浅
    い第２深さだけ延在して、かつ、上記第１表面に沿って
    上記Ｐ型井戸の縁から半径方向内側へ間隔をあけて形成
    されることにより、第１表面近傍の上記Ｐ型井戸内に第
    １チャネル領域を形成するＮ型井戸と、 上記比較的低濃度ドーピングされたＮ型層に形成され、
    上記第１表面から上記第２深さより浅い上記第１表面下
    の第３の深さだけ延在して、かつ、上記Ｎ型井戸から半
    径方向内側へ上記第１半導体表面に沿って間隔をあけて
    配置されることにより、上記第１表面近傍の上記Ｎ型井
    戸内に第２チャネル領域を形成するＰ型ベースと、 上記Ｐ型ベースに形成され、上記第１表面から上記第１
    表面下に上記第３深さより浅い第４深さだけ延在してい
    るとともに、Ｎ型ソース／Ｐ型ベース接合を形成して、
    かつ、上記第１表面に沿って上記Ｐ型ベースの縁から半
    径方向内側へ隔離されることにより、上記第１表面近傍
    の上記Ｐ型ベース内に第３チャネル領域を形成するＮ型
    ソース領域と、 上記比較的低濃度ドーピングされたＮ型層において形成
    され、上記ウエハの上記第１表面から延在しているとと
    もに、比較的低濃度ドーピングされた上記Ｐ型井戸の上
    記縁から間隔をあけて横側に配置されることにより、Ｐ
    型領域と上記第１表面近傍の上記Ｐ型井戸の間のＮ型エ
    ピタキシャル層内に第４チャネル領域を形成するＰ型領
    域と、 少なくとも上記第１、第２、第３、第４チャネル領域上
    に形成された上記第１半導体表面上のゲート絶縁層手段
    と、 少なくとも上記第１、第２、第３、第４チャネル領域上
    にある上記ゲート絶縁層手段上のゲート電極手段と、 上記第２表面上に設けられる上記Ｐ型層に接続される陽
    極電極手段と、 上記Ｐ型ベースと、上記Ｎ型エミッタと、上記第１表面
    上の上記Ｐ型領域とに接続される陰極電極手段とからな
    るＭＯＳ制御サイリスタ。
  7. 【請求項７】 請求項６に記載のサイリスタにおいて、
    上記Ｐ型井戸と上記第１Ｐ型領域のそれぞれは対称に並
    んだ配列で形成されるセルからなるＭＯＳ制御サイリス
    タ。
  8. 【請求項８】 互いに平行で隔離された平坦な第１およ
    び第２表面を有する半導体材料のウエハであって、上記
    第１表面から延在するウエハの厚みの少なくとも一部
    が、接合部を受承する比較的低濃度ドーピングされたＮ
    型層からなり、また上記第２表面から延在するウエハの
    厚みの少なくとも一部が、高濃度ドーピングされたＰ型
    層からなるウエハと、 上記比較的低濃度ドーピングされたＮ型層において形成
    され、上記第１表面から上記第１表面下に第１深さだけ
    延在するＰ型井戸と、 上記比較的低濃度ドーピングされたＮ型層において形成
    されているとともに、上記第１表面から上記第１表面下
    に上記第１深さより浅い第２深さだけ延在して、半径方
    向内側へ上記第１表面に沿って上記Ｐ型井戸の縁から間
    隔をあけて形成されるＮ型井戸と、 上記比較的低濃度ドーピングされたＮ型層において形成
    されているとともに、上記第１表面から上記第２深さよ
    り浅い上記第１表面下に第３深さだけ延在して、上記Ｎ
    型井戸の縁から半径方向内部へ上記第１表面に沿って間
    隔をあけて形成されるＰ型ベースと、 上記Ｐ型ベースにおいて形成され、上記第１表面から上
    記第１表面下に上記第３深さより浅い第４深さだけ延在
    しているとともに、Ｎ型ソース／Ｐ型ベース接合を形成
    して、かつ、上記Ｐ型ベースの縁から半径方向内側へ上
    記第１表面に沿って間隔をあけて形成されることによ
    り、上記第１表面近傍の上記Ｐ型ベース内に第１チャネ
    ル領域を形成するＮ型ソース領域と、 上記Ｐ型井戸において形成され、上記第１表面から上記
    第１表面下に上記第１深さより浅い第５深さだけ延在し
    て、かつ、上記Ｐ型井戸の縁から半径方向内側へ上記第
    １表面に沿って間隔をあけて形成されることにより、上
    記第１表面近傍の上記Ｐ型井戸内に第２チャネル領域を
    形成するＮ型エミッタ領域と、 上記比較的低濃度ドーピングされたＮ型層において形成
    され、上記ウエハの上記第１表面から延在して、かつ、
    上記Ｐ型井戸の上記縁から間隔をあけて横側に形成され
    ることにより、Ｐ型領域と上記第１表面近傍の上記Ｐ型
    井戸の間の比較的低濃度ドーピングされたＮ型エピタキ
    シャル層内に第３チャネル領域を形成するＰ型領域と、 少なくとも上記第１、第２、第３チャネル領域上に形成
    された上記第１表面上のゲート絶縁層手段と、 少なくとも上記第１、第２、第３チャネル領域上にある
    上記ゲート絶縁層手段上のゲート電極手段と、 上記第２表面上に形成された上記Ｐ型層に接続される陽
    極電極手段と、 上記Ｐ型ベースと、上記Ｎ型ソースと、上記第１表面上
    の上記Ｐ型領域とに、接続される陰極電極手段とからな
    るＭＯＳ制御サイリスタ。
  9. 【請求項９】 請求項８に記載のＭＯＳ制御サイリスタ
    において、上記Ｐ型井戸、Ｎ型井戸、上記Ｐ型ベースお
    よび上記Ｎ型ソースが共に第１セルを含み、上記Ｐ型井
    戸内に形成される上記Ｎ型エミッタは第２セルを含み、
    上記Ｐ型領域は第３セルを含み、上記セルが対称に並ん
    だ配列で配置されるＭＯＳ制御サイリスタ。
  10. 【請求項１０】 請求項７あるいは請求項９に記載のＭ
    ＯＳ制御サイリスタにおいて、上記セルは多角形の形状
    を持つＭＯＳ制御サイリスタ。
  11. 【請求項１１】 請求項７あるいは請求項９に記載のＭ
    ＯＳ制御サイリスタにおいて、上記セルは、複数の並列
    に接続され対称に配置された多角形の形状をしたセル配
    列の中に配列され、上記電極手段は上記配列上の格子を
    含むＭＯＳ制御サイリスタ。
JP7157752A 1994-06-24 1995-06-23 電流飽和特性を有するｍｏｓ制御サイリスタ Pending JPH0851197A (ja)

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