JPH04291812A - 閾値回路 - Google Patents
閾値回路Info
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- JPH04291812A JPH04291812A JP33047791A JP33047791A JPH04291812A JP H04291812 A JPH04291812 A JP H04291812A JP 33047791 A JP33047791 A JP 33047791A JP 33047791 A JP33047791 A JP 33047791A JP H04291812 A JPH04291812 A JP H04291812A
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- circuit
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＶＬＳＩ（超大規模集
積回路）型の集積化に特に適応し、集積回路間の信号伝
送用電気線路と組合わせるか又は大容量の内部リンク又
は外部リンクと組合わせて使用され得る閾値トリガ方法
及び該方法を実施するための電子閾値回路に関する。
積回路）型の集積化に特に適応し、集積回路間の信号伝
送用電気線路と組合わせるか又は大容量の内部リンク又
は外部リンクと組合わせて使用され得る閾値トリガ方法
及び該方法を実施するための電子閾値回路に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】１つの
集積回路を１つの外部素子例えば別の集積回路に接続す
る電気リンクは、現行の極めて高い周波数のＶＨＦ信号
にふさわしい電気線路を構成し得る。例えば、矩形波信
号は、線路上の分岐点の位置、（全線にわたって伝播さ
れる波の伝播時間θを規定する）線路の長さ、及び、線
路の電気的バランスに従って変形され得る。線路の他端
で信号が矩形波に維持されるが時間θだけシフトしてい
るときは、線路の末端で信号波が反射されて、線路の中
間点に存在する信号として最大持続時間２θの階段状信
号（ｇｒａｄｉｎ）が形成される。線路のバランス次第
で、この階段状信号に対応する電圧は、回路の給電電圧
に対応する信号のエッジの半値位置の近傍で変化し得る
。このような状態では、受信回路のトリガ時刻が不正確
になり、またときには、現行の集積回路の多くの用途で
許容されないかなりの遅延が伴うので、このような状態
の発生は好ましくない。特に、集積回路の入力に配置さ
れ受信信号の形状を最終使用前に復元する閾値回路はし
ばしば、伝送信号の立上がりエッジ又は立下がりエッジ
が通過するときに同じ効率で使用できるように中心閾値
を有する増幅器（即ちトリガ閾値が給電電圧の半値に選
択されている増幅器）から構成されている。このような
回路は階段状信号の発生現象に極めて影響され易い。
集積回路を１つの外部素子例えば別の集積回路に接続す
る電気リンクは、現行の極めて高い周波数のＶＨＦ信号
にふさわしい電気線路を構成し得る。例えば、矩形波信
号は、線路上の分岐点の位置、（全線にわたって伝播さ
れる波の伝播時間θを規定する）線路の長さ、及び、線
路の電気的バランスに従って変形され得る。線路の他端
で信号が矩形波に維持されるが時間θだけシフトしてい
るときは、線路の末端で信号波が反射されて、線路の中
間点に存在する信号として最大持続時間２θの階段状信
号（ｇｒａｄｉｎ）が形成される。線路のバランス次第
で、この階段状信号に対応する電圧は、回路の給電電圧
に対応する信号のエッジの半値位置の近傍で変化し得る
。このような状態では、受信回路のトリガ時刻が不正確
になり、またときには、現行の集積回路の多くの用途で
許容されないかなりの遅延が伴うので、このような状態
の発生は好ましくない。特に、集積回路の入力に配置さ
れ受信信号の形状を最終使用前に復元する閾値回路はし
ばしば、伝送信号の立上がりエッジ又は立下がりエッジ
が通過するときに同じ効率で使用できるように中心閾値
を有する増幅器（即ちトリガ閾値が給電電圧の半値に選
択されている増幅器）から構成されている。このような
回路は階段状信号の発生現象に極めて影響され易い。
【０００３】さらに、いくつかの電気リンクは、伝送さ
れる信号の（立上がり又は立下がり）エッジの成立時間
を極めて顕著に延長させる十分に大きい電気容量を有し
得る。その結果として、増幅器のトリガ閾値に到達する
までの所要時間がかなり延びる。
れる信号の（立上がり又は立下がり）エッジの成立時間
を極めて顕著に延長させる十分に大きい電気容量を有し
得る。その結果として、増幅器のトリガ閾値に到達する
までの所要時間がかなり延びる。
【０００４】本発明の目的は、閾値回路のトリガ時刻を
正確に制御することである。このために、本発明は、「
高」即ち「１」及び「低」即ち「０」の２つのレベル間
で変化する伝送信号Ｅの閾値トリガ方法を提供する。
正確に制御することである。このために、本発明は、「
高」即ち「１」及び「低」即ち「０」の２つのレベル間
で変化する伝送信号Ｅの閾値トリガ方法を提供する。
【０００５】
【課題を解決するための手段】本発明方法の特徴は、信
号Ｅの立上がり及び立下がりに信号Ｅの「高」レベル及
び「低」レベルに近い値にそれぞれ選択された２つの異
なるトリガ閾値電圧Ｓ１及びＳ２を割付け、２つの閾値
電圧Ｓ１及びＳ２の各々でトリガをバリデートすること
である。
号Ｅの立上がり及び立下がりに信号Ｅの「高」レベル及
び「低」レベルに近い値にそれぞれ選択された２つの異
なるトリガ閾値電圧Ｓ１及びＳ２を割付け、２つの閾値
電圧Ｓ１及びＳ２の各々でトリガをバリデートすること
である。
【０００６】本発明方法の１つの実施態様によれば、早
いトリガの場合には、信号の立上がりのＳ２及び立下が
りのＳ１でトリガのバリデーションが実行され、遅いト
リガの場合には、信号の立上がりのＳ１及び立下がりの
Ｓ２でトリガのバリデーションが実行される。従って、
往路においても復路においても、ユーザーの選択に基づ
いて早いトリガ又は遅いトリガを実行させることが可能
である。
いトリガの場合には、信号の立上がりのＳ２及び立下が
りのＳ１でトリガのバリデーションが実行され、遅いト
リガの場合には、信号の立上がりのＳ１及び立下がりの
Ｓ２でトリガのバリデーションが実行される。従って、
往路においても復路においても、ユーザーの選択に基づ
いて早いトリガ又は遅いトリガを実行させることが可能
である。
【０００７】本発明方法の別の実施態様によれば、バリ
デーションが、２つの閾値電圧の一方でのトリガ後の遅
延ＴＲの導入によって制御され、前記遅延ＴＲは、早い
トリガの場合には、同一の立上がりエッジＦＭ又は立下
がりエッジＦＤの連続する２つの閾値を伝送信号Ｅが通
る間に経過する時間よりも長いか又は等しい長さに選択
されている。
デーションが、２つの閾値電圧の一方でのトリガ後の遅
延ＴＲの導入によって制御され、前記遅延ＴＲは、早い
トリガの場合には、同一の立上がりエッジＦＭ又は立下
がりエッジＦＤの連続する２つの閾値を伝送信号Ｅが通
る間に経過する時間よりも長いか又は等しい長さに選択
されている。
【０００８】本発明方法のさらに別の実施態様によれば
、伝送信号Ｅが立上がり又は立下がりのバリデーション
電圧ＴＶＭ又はＴＶＤに到達したときにバリデーション
が実行され、これらの２つのバリデーション電圧は、ヒ
ステリシスカーブの立上がり及び立下がりのエッジによ
って規定されている。
、伝送信号Ｅが立上がり又は立下がりのバリデーション
電圧ＴＶＭ又はＴＶＤに到達したときにバリデーション
が実行され、これらの２つのバリデーション電圧は、ヒ
ステリシスカーブの立上がり及び立下がりのエッジによ
って規定されている。
【０００９】早いトリガの場合には、立上がりバリデー
ション電圧ＴＶＭは閾値電圧Ｓ１よりも大きいか又は等
しい値に選択されており、立下がりバリデーション電圧
ＴＶＤは閾値電圧Ｓ２よりも小さいか又は等しい値に選
択されている。
ション電圧ＴＶＭは閾値電圧Ｓ１よりも大きいか又は等
しい値に選択されており、立下がりバリデーション電圧
ＴＶＤは閾値電圧Ｓ２よりも小さいか又は等しい値に選
択されている。
【００１０】本発明はまた、上記のごとき種々の特徴を
有する本発明のトリガ方法を実行するための閾値回路に
係る。
有する本発明のトリガ方法を実行するための閾値回路に
係る。
【００１１】本発明の閾値回路は、伝送信号Ｅを受信し
かつマルチプレクサＭＵＸのそれぞれの入力に接続され
た２つのチャネルＶＩ、Ｖ２に並列に装着された異なる
トリガ閾値Ｓ１、Ｓ２を有する２つの増幅器Ａ１、Ａ２
を含んでおり、前記マルチプレクサが、伝送信号Ｅの立
上がりエッジＦＭ又は立下がりエッジＦＤに従ってチャ
ネルＶ１、Ｖ２の一方又は他方を選択しかつ対応する閾
値電圧Ｓ１、Ｓ２で選択されたチャネルＶ１、Ｖ２に含
まれた増幅器のトリガをバリデートするように、パイロ
ット回路ＣＰによって制御される。
かつマルチプレクサＭＵＸのそれぞれの入力に接続され
た２つのチャネルＶＩ、Ｖ２に並列に装着された異なる
トリガ閾値Ｓ１、Ｓ２を有する２つの増幅器Ａ１、Ａ２
を含んでおり、前記マルチプレクサが、伝送信号Ｅの立
上がりエッジＦＭ又は立下がりエッジＦＤに従ってチャ
ネルＶ１、Ｖ２の一方又は他方を選択しかつ対応する閾
値電圧Ｓ１、Ｓ２で選択されたチャネルＶ１、Ｖ２に含
まれた増幅器のトリガをバリデートするように、パイロ
ット回路ＣＰによって制御される。
【００１２】好ましくは、チャネルＶ１、Ｖ２の増幅器
Ａ１、Ａ２の閾値Ｓ１、Ｓ２の値がそれぞれ、伝送信号
Ｅの「低」レベル又は「高」レベルの近傍に選択されて
いる。
Ａ１、Ａ２の閾値Ｓ１、Ｓ２の値がそれぞれ、伝送信号
Ｅの「低」レベル又は「高」レベルの近傍に選択されて
いる。
【００１３】好ましくは、パイロット回路ＣＰは、伝送
信号Ｅが対応閾値Ｓ１、Ｓ２を通過したことによって対
応増幅器Ａ１、Ａ２がトリガされた後で、チャネルＶ１
、Ｖ２の選択を遅延時間ＴＲの間だけ維持するようにマ
ルチプレクサＭＵＸを制御し、前記遅延時間は、早いト
リガの場合には、信号Ｅが同一の立上がりエッジＦＭ又
は立下がりエッジＦＤの連続する２つの閾値を通る間に
経過する時間に少なくとも等しい長さである。
信号Ｅが対応閾値Ｓ１、Ｓ２を通過したことによって対
応増幅器Ａ１、Ａ２がトリガされた後で、チャネルＶ１
、Ｖ２の選択を遅延時間ＴＲの間だけ維持するようにマ
ルチプレクサＭＵＸを制御し、前記遅延時間は、早いト
リガの場合には、信号Ｅが同一の立上がりエッジＦＭ又
は立下がりエッジＦＤの連続する２つの閾値を通る間に
経過する時間に少なくとも等しい長さである。
【００１４】好ましくは、マルチプレクサＭＵＸのパイ
ロット回路ＣＰが、増幅器Ａ１、Ａ２の出力信号から任
意に制御される遅延回路型である。
ロット回路ＣＰが、増幅器Ａ１、Ａ２の出力信号から任
意に制御される遅延回路型である。
【００１５】本発明の閾値回路の第２の実施例では、マ
ルチプレクサＭＵＸが、伝送信号Ｅを入力に受信するヒ
ステリシス型パイロット回路ＣＰの出力信号によって制
御される。
ルチプレクサＭＵＸが、伝送信号Ｅを入力に受信するヒ
ステリシス型パイロット回路ＣＰの出力信号によって制
御される。
【００１６】好ましくは、パイロット回路ＣＰがシュミ
ットトリガ型であり、該トリガの立上がり及び立下がり
の切換え電圧が好ましくは、立上がり及び立下がりのバ
リデーション電圧ＴＶＭ及びＴＶＤに実質的に等しい値
に選択されている。
ットトリガ型であり、該トリガの立上がり及び立下がり
の切換え電圧が好ましくは、立上がり及び立下がりのバ
リデーション電圧ＴＶＭ及びＴＶＤに実質的に等しい値
に選択されている。
【００１７】本発明の閾値回路の別の特徴によれば、マ
ルチプレクサＭＵＸが、チャネルＶ１及びＶ２にそれぞ
れ装着された反対動作する２つのスイッチングデバイス
を含む。
ルチプレクサＭＵＸが、チャネルＶ１及びＶ２にそれぞ
れ装着された反対動作する２つのスイッチングデバイス
を含む。
【００１８】好ましくは、スイッチングデバイスが、一
方がＮ形及び他方がＰ形の２つのＭＯＳトランジスタか
ら構成され、該トランジスタのゲートが、少なくとも１
つのＣＭＯＳインバータから成るバッファ回路Ｔを任意
に介してパイロット回路ＣＰの同一出力線路に接続され
ている。
方がＮ形及び他方がＰ形の２つのＭＯＳトランジスタか
ら構成され、該トランジスタのゲートが、少なくとも１
つのＣＭＯＳインバータから成るバッファ回路Ｔを任意
に介してパイロット回路ＣＰの同一出力線路に接続され
ている。
【００１９】
【実施例】添付図面に示す非限定実施例に基づく以下の
記載より本発明の特徴及び利点がより十分に理解されよ
う。
記載より本発明の特徴及び利点がより十分に理解されよ
う。
【００２０】図１に概略的に示す本発明の閾値回路は、
パイロット回路（ＣＰ）１６によって制御されるマルチ
プレクサ（ＭＵＸ）１４の入力にそれぞれ接続された２
つのチャネルＶ１、Ｖ２に並列に装着された閾値増幅器
（Ａ１、Ａ２）１０、１２のごとき２つの閾値デバイス
を含む。２つの増幅器Ａ１、Ａ２は伝送線路１８から同
じ入力信号Ｅを受信し得る。マルチプレクサＭＵＸは、
（図示しない）処理回路に適宜接続された出力線路２０
に出力信号Ｓを送出する。
パイロット回路（ＣＰ）１６によって制御されるマルチ
プレクサ（ＭＵＸ）１４の入力にそれぞれ接続された２
つのチャネルＶ１、Ｖ２に並列に装着された閾値増幅器
（Ａ１、Ａ２）１０、１２のごとき２つの閾値デバイス
を含む。２つの増幅器Ａ１、Ａ２は伝送線路１８から同
じ入力信号Ｅを受信し得る。マルチプレクサＭＵＸは、
（図示しない）処理回路に適宜接続された出力線路２０
に出力信号Ｓを送出する。
【００２１】後で詳細に説明するこのような閾値回路が
、本発明のトリガ方法を実行し得る。より詳細には、増
幅器Ａ１、Ａ２のそれぞれが、信号Ｅの「高」／「１」
の電圧レベルと「低」／「０」の電圧レベルとの間に２
つの異なるトリガ閾値Ｓ１、Ｓ２を有する。マルチプレ
クサ１４の機能は、信号Ｅの立下がり又は立上がりに従
ってチャネルＶ１又はＶ２を選択し、その結果として、
閾値電圧Ｓ１、Ｓ２の各々で回路のトリガをバリデート
することである。
、本発明のトリガ方法を実行し得る。より詳細には、増
幅器Ａ１、Ａ２のそれぞれが、信号Ｅの「高」／「１」
の電圧レベルと「低」／「０」の電圧レベルとの間に２
つの異なるトリガ閾値Ｓ１、Ｓ２を有する。マルチプレ
クサ１４の機能は、信号Ｅの立下がり又は立上がりに従
ってチャネルＶ１又はＶ２を選択し、その結果として、
閾値電圧Ｓ１、Ｓ２の各々で回路のトリガをバリデート
することである。
【００２２】早いトリガを行なう閾値回路を得るために
は、信号Ｅの立上がりエッジＦＭが通過したときに選択
される増幅器Ａ２の閾値Ｓ２を、該信号の「低」レベル
の近傍に選択し、信号Ｅの立下がりエッジＦＤが通過し
たときに選択される増幅器Ａ１の閾値Ｓ１を、該信号の
「高」レベルの近傍に選択する。図２のタイミングチャ
ートは、信号Ｅ及びＳの電圧の経時的変化を示す。受信
信号Ｅの形状を観察すると、エッジが極めて漸進的に成
立するので、該エッジを直接使用することは難しいこと
が理解されよう。本発明以前では、出力信号を発生させ
るために、ＶＤＤ／２の中心閾値を有する１つの増幅器
が使用されていた。しかしながら、この解決方法では、
入力信号の成立に比べて出力信号の成立がときにはかな
り遅れる。この遅れは、大容量リンク１８の場合には信
号Ｅのエッジの成立時間のほぼ１／２にも及び、また、
電気線路から送出される信号では階段状信号の伝送時間
よりも長い。
は、信号Ｅの立上がりエッジＦＭが通過したときに選択
される増幅器Ａ２の閾値Ｓ２を、該信号の「低」レベル
の近傍に選択し、信号Ｅの立下がりエッジＦＤが通過し
たときに選択される増幅器Ａ１の閾値Ｓ１を、該信号の
「高」レベルの近傍に選択する。図２のタイミングチャ
ートは、信号Ｅ及びＳの電圧の経時的変化を示す。受信
信号Ｅの形状を観察すると、エッジが極めて漸進的に成
立するので、該エッジを直接使用することは難しいこと
が理解されよう。本発明以前では、出力信号を発生させ
るために、ＶＤＤ／２の中心閾値を有する１つの増幅器
が使用されていた。しかしながら、この解決方法では、
入力信号の成立に比べて出力信号の成立がときにはかな
り遅れる。この遅れは、大容量リンク１８の場合には信
号Ｅのエッジの成立時間のほぼ１／２にも及び、また、
電気線路から送出される信号では階段状信号の伝送時間
よりも長い。
【００２３】次に、図２のタイミングチャートに基づい
て図１の回路の動作モードの原理を説明する。図２は、
容量性伝送線路で受信される伝送信号Ｅの形状の非限定
例を示す。スタンバイ中の信号Ｅは、基準レベル、即ち
レベル「０」（「低」レベル）に維持されている。増幅
器Ａ１、Ａ２は双方とも遮断されており、出力信号Ｓも
レベル「０」である。マルチプレクサ（ＭＵＸ）１４は
Ｖ１を禁止しＶ２を許可するようにパイロット回路（Ｃ
Ｐ）１６によって制御される（図２のグラフＭＵＸ（１
４）参照）。その結果として閾値増幅器Ａ２がトリガさ
れる。時刻ｔ０に、「高」レベル（ＶＤＤ）に向かう信
号Ｅの立上がりエッジＦＭが到着する。信号Ｓは変化し
ない。時刻ｔ１に、信号Ｅは閾値Ｓ２の値に達し、その
結果として、増幅器Ａ２の出力がレベル「１」になる。 このレベルはチャネルＶ２及びマルチプレクサ１４によ
って伝送され、その結果として、出力信号Ｓがレベル「
１」になる。時刻ｔ２に、信号Ｅが閾値Ｓ１の値になり
、増幅器Ａ１の出力がレベル「１」になる。この時刻ｔ
２以後はチャネルＶ１とＶ２とが同じレベルを有し、従
ってＭＵＸ１４は、チャネルＶ１とＶ２との選択をスイ
ッチングするように制御される。時刻ｔ２以前にスイッ
チングが生じると、信号Ｓがレベル「０」に戻るのが早
すぎて、信号Ｅが閾値Ｓ１の値をとる時刻ｔ２までこの
レベルに維持されるので、信号Ｓの好ましくない振動が
生じる。時刻ｔ３に、信号Ｅがレベル「１」の値になる
。図２に示す実施例において、パイロット回路（ＣＰ）
１６によるマルチプレクサ１４のスイッチングは、時刻
ｔ４の信号Ｅのレベル「１」で生じる。ここでチャネル
Ｖ２が禁止され、チャネルＶ１が許可され、信号Ｓがレ
ベル「１」に維持され、バリデートされた増幅器Ａ１が
トリガされる。時刻ｔ５に信号Ｅの立下がりエッジＦＤ
が始まる。時刻ｔ６に信号Ｅが閾値Ｓ１のレベルを通過
し、その結果として、増幅器Ａ１の出力が値「０」にな
る。このレベルがチャネルＶ１及びマルチプレクサ（Ｍ
ＵＸ）１４を介して伝送され、その結果として、信号Ｓ
も値「０」になる。時刻ｔ７に信号Ｅが閾値Ｓ２を通過
し、増幅器の出力がレベル「０」になる。この時刻以後
、前記と同じ理由から、マルチプレクサ（ＭＵＸ）１４
が、チャネルの選択をスイッチングするためにパイロッ
ト回路１６によって制御され得る。時刻ｔ８に伝送信号
はレベル「０」に到達する。最後に時刻ｔ９にマルチプ
レクサ（ＭＵＸ）１４がチャネルＶ１を禁止しチャネル
Ｖ２を許可するためのスイッチングを行なう。出力信号
Ｓはレベル「０」を維持しており、Ａ２のトリガが再度
バリデートされる。
て図１の回路の動作モードの原理を説明する。図２は、
容量性伝送線路で受信される伝送信号Ｅの形状の非限定
例を示す。スタンバイ中の信号Ｅは、基準レベル、即ち
レベル「０」（「低」レベル）に維持されている。増幅
器Ａ１、Ａ２は双方とも遮断されており、出力信号Ｓも
レベル「０」である。マルチプレクサ（ＭＵＸ）１４は
Ｖ１を禁止しＶ２を許可するようにパイロット回路（Ｃ
Ｐ）１６によって制御される（図２のグラフＭＵＸ（１
４）参照）。その結果として閾値増幅器Ａ２がトリガさ
れる。時刻ｔ０に、「高」レベル（ＶＤＤ）に向かう信
号Ｅの立上がりエッジＦＭが到着する。信号Ｓは変化し
ない。時刻ｔ１に、信号Ｅは閾値Ｓ２の値に達し、その
結果として、増幅器Ａ２の出力がレベル「１」になる。 このレベルはチャネルＶ２及びマルチプレクサ１４によ
って伝送され、その結果として、出力信号Ｓがレベル「
１」になる。時刻ｔ２に、信号Ｅが閾値Ｓ１の値になり
、増幅器Ａ１の出力がレベル「１」になる。この時刻ｔ
２以後はチャネルＶ１とＶ２とが同じレベルを有し、従
ってＭＵＸ１４は、チャネルＶ１とＶ２との選択をスイ
ッチングするように制御される。時刻ｔ２以前にスイッ
チングが生じると、信号Ｓがレベル「０」に戻るのが早
すぎて、信号Ｅが閾値Ｓ１の値をとる時刻ｔ２までこの
レベルに維持されるので、信号Ｓの好ましくない振動が
生じる。時刻ｔ３に、信号Ｅがレベル「１」の値になる
。図２に示す実施例において、パイロット回路（ＣＰ）
１６によるマルチプレクサ１４のスイッチングは、時刻
ｔ４の信号Ｅのレベル「１」で生じる。ここでチャネル
Ｖ２が禁止され、チャネルＶ１が許可され、信号Ｓがレ
ベル「１」に維持され、バリデートされた増幅器Ａ１が
トリガされる。時刻ｔ５に信号Ｅの立下がりエッジＦＤ
が始まる。時刻ｔ６に信号Ｅが閾値Ｓ１のレベルを通過
し、その結果として、増幅器Ａ１の出力が値「０」にな
る。このレベルがチャネルＶ１及びマルチプレクサ（Ｍ
ＵＸ）１４を介して伝送され、その結果として、信号Ｓ
も値「０」になる。時刻ｔ７に信号Ｅが閾値Ｓ２を通過
し、増幅器の出力がレベル「０」になる。この時刻以後
、前記と同じ理由から、マルチプレクサ（ＭＵＸ）１４
が、チャネルの選択をスイッチングするためにパイロッ
ト回路１６によって制御され得る。時刻ｔ８に伝送信号
はレベル「０」に到達する。最後に時刻ｔ９にマルチプ
レクサ（ＭＵＸ）１４がチャネルＶ１を禁止しチャネル
Ｖ２を許可するためのスイッチングを行なう。出力信号
Ｓはレベル「０」を維持しており、Ａ２のトリガが再度
バリデートされる。
【００２４】結局、中心閾値を有する増幅器に比べて、
本発明の２閾値回路は、受信した信号を早く再構成し得
る。閾値Ｓ１及びＳ２を伝送信号Ｅの「高」レベル及び
「低」レベルに近い値にそれぞれ選択することによって
、入力信号Ｅと出力信号Ｓとの間の閾値回路の応答時間
（ｔ０〜ｔ１及びｔ５〜ｔ６）を顕著に短縮し得る。 実際には、閾値Ｓ２の選択は特に、入力信号Ｅ中のノイ
ズレベルに左右される。さらに、マルチプレクサ（ＭＵ
Ｘ）１４があるので、信号Ｓの成立時刻は時刻ｔ１及び
ｔ６に対して多少ずれる。従って、信号Ｅが電気線路か
ら与えられた信号である場合、階段状信号が形成される
前にトリガが生じ得る。
本発明の２閾値回路は、受信した信号を早く再構成し得
る。閾値Ｓ１及びＳ２を伝送信号Ｅの「高」レベル及び
「低」レベルに近い値にそれぞれ選択することによって
、入力信号Ｅと出力信号Ｓとの間の閾値回路の応答時間
（ｔ０〜ｔ１及びｔ５〜ｔ６）を顕著に短縮し得る。 実際には、閾値Ｓ２の選択は特に、入力信号Ｅ中のノイ
ズレベルに左右される。さらに、マルチプレクサ（ＭＵ
Ｘ）１４があるので、信号Ｓの成立時刻は時刻ｔ１及び
ｔ６に対して多少ずれる。従って、信号Ｅが電気線路か
ら与えられた信号である場合、階段状信号が形成される
前にトリガが生じ得る。
【００２５】図３は、ＣＭＯＳテクノロジイを使用して
作製した図１に示す本発明の閾値回路の非限定実施例を
示す。
作製した図１に示す本発明の閾値回路の非限定実施例を
示す。
【００２６】２つの閾値増幅器Ａ１、Ａ２は、入力線路
１８に並列に装着されたＣＭＯＳインバータ１０、１２
から構成されている。ＣＭＯＳインバータの各々は従来
同様に、直列に接続されたＰ形トランジスタとＮ形トラ
ンジスタとから形成されており、Ｐ形トランジスタのソ
ースは電圧ＶＤＤ（例えば５Ｖ）の給電端子に接続され
、Ｎ形トランジスタのソースは回路のアース（０Ｖ）に
接続されている。さらに、これらのトランジスタのゲー
トは、ＣＭＯＳインバータの入力端子に接続され、Ｐ形
及びＮ形の２つのトランジスタのドレインは同じインバ
ータの出力端子に接続されている。閾値Ｓ１及びＳ２の
値は従来同様に、特にＭＯＳ（Ｌ（ＭＯＳ）トランジス
タのゲート幅の比の選択によって決定され、比Ｌ（ＮＭ
ＯＳ）／Ｌ（ＰＭＯＳ）が大きいほどインバータが低い
電圧閾値でスイッチングされる。増幅器１２、１０の出
力チャネルＶ１、Ｖ２は、パイロット回路（ＣＰ）１６
の出力に接続された制御線路２６の制御下に反対動作す
る一対のＭＯＳ形スイッチングトランジスタ２２、２４
から実質的に構成されたマルチプレクサ１４の入力端子
に接続されている。より詳細には、チャネルＶ１は、Ｎ
ＭＯＳスイッチングトランジスタ２２を含み、チャネル
Ｖ２はＰＭＯＳスイッチングトランジスタ２４を含む。 ２つのトランジスタ２２、２４のゲートは、制御線路２
６に直接接続されている。トランジスタ２２、２４はＣ
ＭＯＳインバータ２８の入力２７に並列に装着され、該
インバータの出力は線路２０に接続され信号Ｓを送出す
る。インバータ２８の機能は、増幅器Ａ１、Ａ２を構成
するインバータ１０、１２によって発生した信号の反転
作用を消去させることである。図３の実施例で、パイロ
ット回路（ＣＰ）１６は遅延回路である。線路２０は遅
延回路１６の入力２９に接続されており、回路１６自体
は、図３に示すように、直列に装着された２つのＣＭＯ
Ｓインバータ３０、３２と、一方の極板がアースされ他
方の極板が２つのインバータ３０、３２の間に接続され
た充電コンデンサ３４とから構成されている。
１８に並列に装着されたＣＭＯＳインバータ１０、１２
から構成されている。ＣＭＯＳインバータの各々は従来
同様に、直列に接続されたＰ形トランジスタとＮ形トラ
ンジスタとから形成されており、Ｐ形トランジスタのソ
ースは電圧ＶＤＤ（例えば５Ｖ）の給電端子に接続され
、Ｎ形トランジスタのソースは回路のアース（０Ｖ）に
接続されている。さらに、これらのトランジスタのゲー
トは、ＣＭＯＳインバータの入力端子に接続され、Ｐ形
及びＮ形の２つのトランジスタのドレインは同じインバ
ータの出力端子に接続されている。閾値Ｓ１及びＳ２の
値は従来同様に、特にＭＯＳ（Ｌ（ＭＯＳ）トランジス
タのゲート幅の比の選択によって決定され、比Ｌ（ＮＭ
ＯＳ）／Ｌ（ＰＭＯＳ）が大きいほどインバータが低い
電圧閾値でスイッチングされる。増幅器１２、１０の出
力チャネルＶ１、Ｖ２は、パイロット回路（ＣＰ）１６
の出力に接続された制御線路２６の制御下に反対動作す
る一対のＭＯＳ形スイッチングトランジスタ２２、２４
から実質的に構成されたマルチプレクサ１４の入力端子
に接続されている。より詳細には、チャネルＶ１は、Ｎ
ＭＯＳスイッチングトランジスタ２２を含み、チャネル
Ｖ２はＰＭＯＳスイッチングトランジスタ２４を含む。 ２つのトランジスタ２２、２４のゲートは、制御線路２
６に直接接続されている。トランジスタ２２、２４はＣ
ＭＯＳインバータ２８の入力２７に並列に装着され、該
インバータの出力は線路２０に接続され信号Ｓを送出す
る。インバータ２８の機能は、増幅器Ａ１、Ａ２を構成
するインバータ１０、１２によって発生した信号の反転
作用を消去させることである。図３の実施例で、パイロ
ット回路（ＣＰ）１６は遅延回路である。線路２０は遅
延回路１６の入力２９に接続されており、回路１６自体
は、図３に示すように、直列に装着された２つのＣＭＯ
Ｓインバータ３０、３２と、一方の極板がアースされ他
方の極板が２つのインバータ３０、３２の間に接続され
た充電コンデンサ３４とから構成されている。
【００２７】次に、図３の回路の動作モードを説明する
。スタンバイ中は、Ｅ＝０（レベル「０」）であり、イ
ンバータＡ１及びＡ２のＮ形トランジスタは遮断され、
これらのインバータのＰ形トランジスタが導通している
。各インバータのＰ形及びＮ形の２つのトランジスタの
ドレインは電圧ＶＤＤになる。従って、チャネルＶ１及
びＶ２はレベル「１」である。さらに、ＰＭＯＳトラン
ジスタ２４のゲートはレベル「０」になり、従って該ト
ランジスタが導通し、インバータ２８の入力にレベル「
１」を伝送する。インバータ２８のＮ形トランジスタは
導通し、対応するＰ形トランジスタは遮断される。 従って閾値回路の出力２０はレベル「０」になる。直列
の２つのインバータ３０、３２を含むパイロット回路（
ＣＰ）１６の入力２９及び出力２６に関しても同様であ
り（インバータ３０のＰ形トランジスタ及びインバータ
３２のＮ形トランジスタが導通し、線路３１がレベル「
１」になり、コンデンサ３４が充電される）、その結果
として、ＰＭＯＳトランジスタ２４が導通モードであり
、逆方向に装着されたＮＭＯＳトランジスタ２２が遮断
される。要約すると、回路が、Ｅ＝Ｓ＝「０」、Ｖ２＝
ＶＤＤ＝「１」に選択された安定状態であり、Ａ２のト
リガがバリデートされる。
。スタンバイ中は、Ｅ＝０（レベル「０」）であり、イ
ンバータＡ１及びＡ２のＮ形トランジスタは遮断され、
これらのインバータのＰ形トランジスタが導通している
。各インバータのＰ形及びＮ形の２つのトランジスタの
ドレインは電圧ＶＤＤになる。従って、チャネルＶ１及
びＶ２はレベル「１」である。さらに、ＰＭＯＳトラン
ジスタ２４のゲートはレベル「０」になり、従って該ト
ランジスタが導通し、インバータ２８の入力にレベル「
１」を伝送する。インバータ２８のＮ形トランジスタは
導通し、対応するＰ形トランジスタは遮断される。 従って閾値回路の出力２０はレベル「０」になる。直列
の２つのインバータ３０、３２を含むパイロット回路（
ＣＰ）１６の入力２９及び出力２６に関しても同様であ
り（インバータ３０のＰ形トランジスタ及びインバータ
３２のＮ形トランジスタが導通し、線路３１がレベル「
１」になり、コンデンサ３４が充電される）、その結果
として、ＰＭＯＳトランジスタ２４が導通モードであり
、逆方向に装着されたＮＭＯＳトランジスタ２２が遮断
される。要約すると、回路が、Ｅ＝Ｓ＝「０」、Ｖ２＝
ＶＤＤ＝「１」に選択された安定状態であり、Ａ２のト
リガがバリデートされる。
【００２８】時刻ｔ０に信号Ｅの立上がりエッジＦＭが
出現した後、ゲート電圧の値が閾値Ｓ２の値に到達する
と（時刻ｔ１）、インバータ１０（増幅器Ａ２）がスイ
ッチングされ、Ｎが導通しＰが遮断され、Ｖ２＝［０」
になる。チャネルＶ２のこの電圧レベルがインバータ２
８の入力２７に搬送され、インバータ２８がスイッチン
グを行なって出力線路２０をレベル「１」にする。
出現した後、ゲート電圧の値が閾値Ｓ２の値に到達する
と（時刻ｔ１）、インバータ１０（増幅器Ａ２）がスイ
ッチングされ、Ｎが導通しＰが遮断され、Ｖ２＝［０」
になる。チャネルＶ２のこの電圧レベルがインバータ２
８の入力２７に搬送され、インバータ２８がスイッチン
グを行なって出力線路２０をレベル「１」にする。
【００２９】このスイッチングがインバータ３０に伝送
され、インバータ３０（Ｎ形トランジスタ）も同様のス
イッチングを行なって線路３１をレベル「０」にする。 しかしながら、充電コンデンサ３４が存在するので、イ
ンバータ３２の入力にレベル「０」が成立するまでに、
（コンデンサ３４の放電時間に起因する）遅延ＴＲが生
じる。インバータ３２は、時刻ｔ４＝ｔ１＋ＴＲでスイ
ッチングを行なってＰＭＯＳトランジスタ２４を導通さ
せＮＭＯＳトランジスタ２２を遮断する。従って、チャ
ネルＶ１が選択され、Ａ１のトリガがバリデートされる
。図２に関して詳細に前述したように、このときインバ
ータＡ１は（時刻ｔ４よりも前の時刻ｔ２に）既にスイ
ッチングされており、その結果としてＶ１＝Ｖ２＝［０
］になっている。従って、信号Ｓの出力レベルは「１」
に維持されている。要約すると、回路が、Ｅ＝Ｓ＝１及
びマルチプレクサ（ＭＵＸ）１４のトランジスタ２２に
よってＶ１が選択された新しい安定状態になっている。
され、インバータ３０（Ｎ形トランジスタ）も同様のス
イッチングを行なって線路３１をレベル「０」にする。 しかしながら、充電コンデンサ３４が存在するので、イ
ンバータ３２の入力にレベル「０」が成立するまでに、
（コンデンサ３４の放電時間に起因する）遅延ＴＲが生
じる。インバータ３２は、時刻ｔ４＝ｔ１＋ＴＲでスイ
ッチングを行なってＰＭＯＳトランジスタ２４を導通さ
せＮＭＯＳトランジスタ２２を遮断する。従って、チャ
ネルＶ１が選択され、Ａ１のトリガがバリデートされる
。図２に関して詳細に前述したように、このときインバ
ータＡ１は（時刻ｔ４よりも前の時刻ｔ２に）既にスイ
ッチングされており、その結果としてＶ１＝Ｖ２＝［０
］になっている。従って、信号Ｓの出力レベルは「１」
に維持されている。要約すると、回路が、Ｅ＝Ｓ＝１及
びマルチプレクサ（ＭＵＸ）１４のトランジスタ２２に
よってＶ１が選択された新しい安定状態になっている。
【００３０】時刻ｔ５に信号Ｅの立下がりエッジＦＤが
出現すると、逆の順序の処理が実行される。時刻ｔ６（
閾値Ｓ１通過）に、増幅器（Ａ１）１２が、Ｖ１を「１
」にＳを「０」にスイッチングする。同様に、コンデン
サ３４の充電時間があるので、線路３１でレベル「１」
が成立するときに、チャネルＶ２のバリデーションがＴ
Ｒだけ遅れる（時刻ｔ９＝ｔ６＋ＴＲ）。
出現すると、逆の順序の処理が実行される。時刻ｔ６（
閾値Ｓ１通過）に、増幅器（Ａ１）１２が、Ｖ１を「１
」にＳを「０」にスイッチングする。同様に、コンデン
サ３４の充電時間があるので、線路３１でレベル「１」
が成立するときに、チャネルＶ２のバリデーションがＴ
Ｒだけ遅れる（時刻ｔ９＝ｔ６＋ＴＲ）。
【００３１】本発明は上記に説明した特定のＣＭＯＳ回
路に限定されない。その構造及び動作が前述のごとき基
本原理に従っているならば、マルチプレクサを組み込ん
だ２閾値回路を他のいかなる態様で実施してもよい。
路に限定されない。その構造及び動作が前述のごとき基
本原理に従っているならば、マルチプレクサを組み込ん
だ２閾値回路を他のいかなる態様で実施してもよい。
【００３２】図４及び図５は、同じく本発明の原理を使
用した閾値回路の別の実施例を示す。
用した閾値回路の別の実施例を示す。
【００３３】図４に概略的に示す本発明の閾値回路は、
図１の回路に実質的に等しい。この回路は、ヒステリシ
ス型回路１４０と、結合効果を低減し実質的に除去する
任意のバッファ回路（Ｔ）１４２とから構成されたパイ
ロット回路（ＣＰ）１１６によって制御されるマルチプ
レクサ（ＭＵＸ）１１４の入力にそれぞれ接続された２
つの出力チャネルＶ１、Ｖ２に並列に装着された２つの
閾値増幅器（Ａ１、Ａ２）１１０、１１２を含む。２つ
の増幅器Ａ１、Ａ２及びパイロット回路１１６の入力は
、伝送線路１１８から同一入力信号Ｅを受信する。マル
チプレクサ１１４は、（図示しない）処理回路に適宜接
続された出力線路１２０に出力信号Ｓを送出する。
図１の回路に実質的に等しい。この回路は、ヒステリシ
ス型回路１４０と、結合効果を低減し実質的に除去する
任意のバッファ回路（Ｔ）１４２とから構成されたパイ
ロット回路（ＣＰ）１１６によって制御されるマルチプ
レクサ（ＭＵＸ）１１４の入力にそれぞれ接続された２
つの出力チャネルＶ１、Ｖ２に並列に装着された２つの
閾値増幅器（Ａ１、Ａ２）１１０、１１２を含む。２つ
の増幅器Ａ１、Ａ２及びパイロット回路１１６の入力は
、伝送線路１１８から同一入力信号Ｅを受信する。マル
チプレクサ１１４は、（図示しない）処理回路に適宜接
続された出力線路１２０に出力信号Ｓを送出する。
【００３４】前記と同様に、増幅器Ａ１、Ａ２は、信号
Ｅの「高」レベル（「０」又はＶＤＤ）と「低」レベル
（「０」）との間に位置する２つの異なるトリガ閾値Ｓ
１、Ｓ２を有する。マルチプレクサ１１４の機能は、信
号Ｅの立下がり又は立上がりに従ってチャネルＶ１及び
Ｖ２のいずれか一方を選択し、その結果として、閾値電
圧Ｓ１、Ｓ２の各々で回路のトリガをバリデートするこ
とである。
Ｅの「高」レベル（「０」又はＶＤＤ）と「低」レベル
（「０」）との間に位置する２つの異なるトリガ閾値Ｓ
１、Ｓ２を有する。マルチプレクサ１１４の機能は、信
号Ｅの立下がり又は立上がりに従ってチャネルＶ１及び
Ｖ２のいずれか一方を選択し、その結果として、閾値電
圧Ｓ１、Ｓ２の各々で回路のトリガをバリデートするこ
とである。
【００３５】ここでもまた、例えば早いトリガを行なう
閾値回路を得るために、信号Ｅの立上がりエッジＦＭの
通過のときにバリデートされるべき増幅器Ａ２の閾値Ｓ
２を該信号の「低」レベルの近傍に選択し、信号Ｅの立
下がりエッジの通過のときにバリデートされるべき増幅
器Ａ１の閾値Ｓ１を該信号の「高」レベルの近傍に選択
する。
閾値回路を得るために、信号Ｅの立上がりエッジＦＭの
通過のときにバリデートされるべき増幅器Ａ２の閾値Ｓ
２を該信号の「低」レベルの近傍に選択し、信号Ｅの立
下がりエッジの通過のときにバリデートされるべき増幅
器Ａ１の閾値Ｓ１を該信号の「高」レベルの近傍に選択
する。
【００３６】図２のタイミングチャートを参照しながら
図４の回路の動作モードを以下に簡単に説明する。動作
モードは実際、図１の回路の動作モードに極めてよく似
ており、従って、繰り返して詳細に説明する必要はない
。本質的な違いは、マルチプレクサ（ＭＵＸ）１１４の
制御及び該マルチプレクサによるチャネルＶ１、Ｖ２の
選択（図２のＭＵＸ（１１４）のグラフ参照）に関する
ものである。ヒステリシス型回路１４０の立上がりエッ
ジ及び立下がりエッジはそれぞれ、電圧ＴＶＭ（ここで
はＶＤＤに十分に近い値に選択されている）及び電圧Ｔ
ＶＤ（ここでは「０」に十分に近い値に選択されている
）に対応する。図２に示すように、電圧ＴＶＭはＳ１を
上回るかまた等しい値に維持されており（チャネルＶ１
の選択に対応するマルチプレクサ（ＭＵＸ）１１４のス
イッチング時刻ｔ’４はｔ２より遅く、Ｖ２の選択に対
応するスイッチング時刻ｔ’９はｔ７より遅い）、従っ
て、出力線路（Ｓ）１２０に寄生振動が発生する危険が
除去される。
図４の回路の動作モードを以下に簡単に説明する。動作
モードは実際、図１の回路の動作モードに極めてよく似
ており、従って、繰り返して詳細に説明する必要はない
。本質的な違いは、マルチプレクサ（ＭＵＸ）１１４の
制御及び該マルチプレクサによるチャネルＶ１、Ｖ２の
選択（図２のＭＵＸ（１１４）のグラフ参照）に関する
ものである。ヒステリシス型回路１４０の立上がりエッ
ジ及び立下がりエッジはそれぞれ、電圧ＴＶＭ（ここで
はＶＤＤに十分に近い値に選択されている）及び電圧Ｔ
ＶＤ（ここでは「０」に十分に近い値に選択されている
）に対応する。図２に示すように、電圧ＴＶＭはＳ１を
上回るかまた等しい値に維持されており（チャネルＶ１
の選択に対応するマルチプレクサ（ＭＵＸ）１１４のス
イッチング時刻ｔ’４はｔ２より遅く、Ｖ２の選択に対
応するスイッチング時刻ｔ’９はｔ７より遅い）、従っ
て、出力線路（Ｓ）１２０に寄生振動が発生する危険が
除去される。
【００３７】図５に示す回路は、ＣＭＯＳテクノロジイ
を使用して作製した図４の本発明の閾値回路の非限定実
施例である。
を使用して作製した図４の本発明の閾値回路の非限定実
施例である。
【００３８】２つの増幅器Ａ１、Ａ２は、入力線路１１
８に並列に装着されたＣＭＯＳインバータ１１０、１１
２から構成されている。ＣＭＯＳインバータは前記同様
に、（例えば５Ｖの）給電電圧ＶＤＤに接続されたＰ形
トランジスタのソースと、（レベル０Ｖの）回路のアー
スに接続されたＮ形トランジスタのソースとを有する従
来型のインバータである。ゲート電極の形状及び寸法は
、増幅器Ａ２に「低い」スイッチング閾値Ｓ２（立上が
りエッジＦＭの早いスイッチング）が与えられ、増幅器
Ａ１に「高い」スイッチング閾値Ｓ１（立下がりエッジ
ＦＤの早いスイッチング）が与えられるように選択され
ている。
８に並列に装着されたＣＭＯＳインバータ１１０、１１
２から構成されている。ＣＭＯＳインバータは前記同様
に、（例えば５Ｖの）給電電圧ＶＤＤに接続されたＰ形
トランジスタのソースと、（レベル０Ｖの）回路のアー
スに接続されたＮ形トランジスタのソースとを有する従
来型のインバータである。ゲート電極の形状及び寸法は
、増幅器Ａ２に「低い」スイッチング閾値Ｓ２（立上が
りエッジＦＭの早いスイッチング）が与えられ、増幅器
Ａ１に「高い」スイッチング閾値Ｓ１（立下がりエッジ
ＦＤの早いスイッチング）が与えられるように選択され
ている。
【００３９】増幅器１１２の出力チャネルＶ１、Ｖ２は
、バッファ回路（Ｔ）１４２を介してヒステリシス型回
路１４０の出力に接続された制御線路１２６の制御下に
反対動作する一対のＭＯＳ型スイッチングトランジスタ
１２２、１２４から実質的に構成されている。直列に接
続された従来型の２つのＣＭＯＳインバータから成るバ
ッファ回路（Ｔ）１４２は、パイロット回路１４０の出
力とＭＯＳトランジスタ１２２、１２４との間の減結合
を形成し、その結果としてこれらのＭＯＳトランジスタ
の容量性効果を除去するために線路１２６に任意に装着
されている。より詳細に説明すると、チャネルＶ１は、
ＰＭＯＳスイッチングトランジスタ１２２を含み、チャ
ネルＶ２は、ＮＭＯＳスイッチングトランジスタ１２４
を含む。２つのトランジスタ１２２、１２４のゲートは
線路１２６に直接接続されている。２つのトランジスタ
１２２、１２４は、出力線路１２０に接続されかつ出力
信号Ｓを送出するＣＭＯＳインバータ１２８の入力１２
７に並列に装着されている。図５に示すように、出力線
路１２０は減結合コンデンサ１４４を有する。
、バッファ回路（Ｔ）１４２を介してヒステリシス型回
路１４０の出力に接続された制御線路１２６の制御下に
反対動作する一対のＭＯＳ型スイッチングトランジスタ
１２２、１２４から実質的に構成されている。直列に接
続された従来型の２つのＣＭＯＳインバータから成るバ
ッファ回路（Ｔ）１４２は、パイロット回路１４０の出
力とＭＯＳトランジスタ１２２、１２４との間の減結合
を形成し、その結果としてこれらのＭＯＳトランジスタ
の容量性効果を除去するために線路１２６に任意に装着
されている。より詳細に説明すると、チャネルＶ１は、
ＰＭＯＳスイッチングトランジスタ１２２を含み、チャ
ネルＶ２は、ＮＭＯＳスイッチングトランジスタ１２４
を含む。２つのトランジスタ１２２、１２４のゲートは
線路１２６に直接接続されている。２つのトランジスタ
１２２、１２４は、出力線路１２０に接続されかつ出力
信号Ｓを送出するＣＭＯＳインバータ１２８の入力１２
７に並列に装着されている。図５に示すように、出力線
路１２０は減結合コンデンサ１４４を有する。
【００４０】図５に示す実施例で、パイロット回路は、
シュミットトリガ回路１４０のようなヒステリシス型回
路を含む。このトリガ回路１４０は従来同様に、第１列
に一対のＰＭＯＳトランジスタ１４６、１４８と一対の
ＮＭＯＳトランジスタ１５０、１５２とから成る直列編
成を含む。第１列の４つのＭＯＳトランジスタのゲート
は伝送信号Ｅを受信する。ヒステリシス回路１４０の出
力１５４は、第１列の隣合うＰＭＯＳトランジスタ１４
８とＮＭＯＳトランジスタ１５０との間から取り出され
、第２列の２つのトランジスタ、即ちＰＭＯＳトランジ
スタ１５６及びＮＭＯＳトランジスタ１５８のそれぞれ
のゲートに接続されている。図５に示すように、第２列
の各ＭＯＳトランジスタ１５６（Ｐ）及び１５８（Ｎ）
のドレインは、Ｐ又はＮの同じ極性を有する第１列の２
つのＭＯＳトランジスタ間の接合端子１６０（Ｐ形トラ
ンジスタ）及び１６２（Ｎ形トランジスタ）に接続され
ている。これらのトランジスタのソースはそれぞれ、ア
ース及びＶＤＤに接続されている。トリガ回路１４０の
動作は公知である。
シュミットトリガ回路１４０のようなヒステリシス型回
路を含む。このトリガ回路１４０は従来同様に、第１列
に一対のＰＭＯＳトランジスタ１４６、１４８と一対の
ＮＭＯＳトランジスタ１５０、１５２とから成る直列編
成を含む。第１列の４つのＭＯＳトランジスタのゲート
は伝送信号Ｅを受信する。ヒステリシス回路１４０の出
力１５４は、第１列の隣合うＰＭＯＳトランジスタ１４
８とＮＭＯＳトランジスタ１５０との間から取り出され
、第２列の２つのトランジスタ、即ちＰＭＯＳトランジ
スタ１５６及びＮＭＯＳトランジスタ１５８のそれぞれ
のゲートに接続されている。図５に示すように、第２列
の各ＭＯＳトランジスタ１５６（Ｐ）及び１５８（Ｎ）
のドレインは、Ｐ又はＮの同じ極性を有する第１列の２
つのＭＯＳトランジスタ間の接合端子１６０（Ｐ形トラ
ンジスタ）及び１６２（Ｎ形トランジスタ）に接続され
ている。これらのトランジスタのソースはそれぞれ、ア
ース及びＶＤＤに接続されている。トリガ回路１４０の
動作は公知である。
【００４１】次に、同じく図２を参照しながら図５の回
路の動作モードを説明する。スタンバイ中は、Ｅ＝０（
レベル＝「０」）であり、インバータＡ１、Ａ２のＮ形
トランジスタは遮断され、同じインバータのＰ形トラン
ジスタは導通している。各インバータＡ１、Ａ２の２つ
のトランジスタのドレインは電圧ＶＤＤになり、チャネ
ルＶ１、Ｖ２がレベル「１」になる。さらに、ＮＭＯＳ
トランジスタ１２４のゲートが線路１２６によってレベ
ル「１」になるので、このトランジスタ１２４が導通し
、インバータ１２８の入力にレベル「１」を伝送する。 対応するＰ形トランジスタは遮断されている。従って、
閾値回路の出力（Ｓ）１２０はレベル「０」になる。ヒ
ステリシス回路１４０に関しては、第１列の全部のトラ
ンジスタのゲートがレベル「０」になる。その結果とし
て、２つのＰＭＯＳトランジスタ１４６、１４８が導通
し、２つのＮＭＯＳトランジスタ１５０、１５２が遮断
される。従って、回路１４０の出力１５４はレベル「１
」になる（図２のグラフＳＣＰ（１５４）参照）。これ
らの条件で、ＰＭＯＳトランジスタ１５６及びＮＭＯＳ
トランジスタ１５８は遮断される。しかしながら、ＮＭ
ＯＳトランジスタ１５８は、ＮＭＯＳトランジスタ１５
２の遮断解除後に導通し得る。出力１５４のレベル「１
」は、直列の２つのＣＭＯＳインバータから構成された
バッファ回路Ｔ（１４２）を介して線路１２６全体に伝
送される。要約すると、閾値回路は、Ｅ＝Ｓ＝「０」及
びＶ２＝ＶＤＤ＝「１」にバリデートされた安定状態で
ある。
路の動作モードを説明する。スタンバイ中は、Ｅ＝０（
レベル＝「０」）であり、インバータＡ１、Ａ２のＮ形
トランジスタは遮断され、同じインバータのＰ形トラン
ジスタは導通している。各インバータＡ１、Ａ２の２つ
のトランジスタのドレインは電圧ＶＤＤになり、チャネ
ルＶ１、Ｖ２がレベル「１」になる。さらに、ＮＭＯＳ
トランジスタ１２４のゲートが線路１２６によってレベ
ル「１」になるので、このトランジスタ１２４が導通し
、インバータ１２８の入力にレベル「１」を伝送する。 対応するＰ形トランジスタは遮断されている。従って、
閾値回路の出力（Ｓ）１２０はレベル「０」になる。ヒ
ステリシス回路１４０に関しては、第１列の全部のトラ
ンジスタのゲートがレベル「０」になる。その結果とし
て、２つのＰＭＯＳトランジスタ１４６、１４８が導通
し、２つのＮＭＯＳトランジスタ１５０、１５２が遮断
される。従って、回路１４０の出力１５４はレベル「１
」になる（図２のグラフＳＣＰ（１５４）参照）。これ
らの条件で、ＰＭＯＳトランジスタ１５６及びＮＭＯＳ
トランジスタ１５８は遮断される。しかしながら、ＮＭ
ＯＳトランジスタ１５８は、ＮＭＯＳトランジスタ１５
２の遮断解除後に導通し得る。出力１５４のレベル「１
」は、直列の２つのＣＭＯＳインバータから構成された
バッファ回路Ｔ（１４２）を介して線路１２６全体に伝
送される。要約すると、閾値回路は、Ｅ＝Ｓ＝「０」及
びＶ２＝ＶＤＤ＝「１」にバリデートされた安定状態で
ある。
【００４２】信号Ｅの立上がりエッジＦＭの出現後に、
（線路１１８に接続された）ゲート電圧が閾値Ｓ２の値
に到達すると（時刻ｔ１）、インバータ（Ａ２）１１０
がＮ形を導通させＰ形を遮断するようにスイッチングさ
れ、Ｖ２＝「０」になる。このスイッチングは、チャネ
ルＶ２の選択によってバリデートされるので、インバー
タ１２８の入力１２７で電圧がレベル「０」になり、該
インバータ１２８は、線路Ｓ（１２０）をレベル「１」
にする。立上がりエッジＦＭのレベルＳ１通過に対応す
る時刻ｔ２に、インバータ（Ａ１）１１２は、トランジ
スタ１２２が遮断されてＶ１＝Ｖ２＝「０」となるよう
にスイッチングする。従って信号「Ｓ」の出力レベルは
「１」に維持される。時刻ｔ’４に信号Ｅの立上がりエ
ッジＦＭがレベルＴＶＭに達すると、ヒステリシス回路
１４０で切換えが生じる。ＮＭＯＳトランジスタ１５２
及び１５８が導通して抵抗ディバイダブリッジを形成す
る。ここでレベルＴＶＭはＶＤＤに極めて近い値になり
、ＶＤＤとの差は、トランジスタ１５０の閾値電圧Ｖｔ
の値（約０．５Ｖ）だけになる。従って、出力１５４及
び線路１２６は状態「０」になる。線路１２６がレベル
「０」を通過すると、バッファ回路１４２のインバータ
のスイッチング時間に起因する多少の遅延を伴ってトラ
ンジスタ１２２、１２４がスイッチングされる。要約す
ると、閾値回路は、Ｅ＝Ｓ＝「１」でＶ１が選択された
新しい安定状態であり、このＶ１の選択によって、立下
がりエッジＦＤが閾値Ｓ１を通過したときにＡ１のスイ
ッチングがバリデートされる。
（線路１１８に接続された）ゲート電圧が閾値Ｓ２の値
に到達すると（時刻ｔ１）、インバータ（Ａ２）１１０
がＮ形を導通させＰ形を遮断するようにスイッチングさ
れ、Ｖ２＝「０」になる。このスイッチングは、チャネ
ルＶ２の選択によってバリデートされるので、インバー
タ１２８の入力１２７で電圧がレベル「０」になり、該
インバータ１２８は、線路Ｓ（１２０）をレベル「１」
にする。立上がりエッジＦＭのレベルＳ１通過に対応す
る時刻ｔ２に、インバータ（Ａ１）１１２は、トランジ
スタ１２２が遮断されてＶ１＝Ｖ２＝「０」となるよう
にスイッチングする。従って信号「Ｓ」の出力レベルは
「１」に維持される。時刻ｔ’４に信号Ｅの立上がりエ
ッジＦＭがレベルＴＶＭに達すると、ヒステリシス回路
１４０で切換えが生じる。ＮＭＯＳトランジスタ１５２
及び１５８が導通して抵抗ディバイダブリッジを形成す
る。ここでレベルＴＶＭはＶＤＤに極めて近い値になり
、ＶＤＤとの差は、トランジスタ１５０の閾値電圧Ｖｔ
の値（約０．５Ｖ）だけになる。従って、出力１５４及
び線路１２６は状態「０」になる。線路１２６がレベル
「０」を通過すると、バッファ回路１４２のインバータ
のスイッチング時間に起因する多少の遅延を伴ってトラ
ンジスタ１２２、１２４がスイッチングされる。要約す
ると、閾値回路は、Ｅ＝Ｓ＝「１」でＶ１が選択された
新しい安定状態であり、このＶ１の選択によって、立下
がりエッジＦＤが閾値Ｓ１を通過したときにＡ１のスイ
ッチングがバリデートされる。
【００４３】時刻ｔ５に立下がりエッジＦＤが出現した
後は逆の順序の処理が実行される。時刻ｔ６に閾値Ｓ１
を通過すると、増幅器（Ａ１）１１２がスイッチングさ
れ、Ｖ１を「１」にし、Ｓを「０」にする。同様にして
、時刻ｔ７の後に、信号Ｅが閾値ＴＶＤの値をとるとき
、チャネルＶ２がパイロット回路１１６のヒステリシス
回路型１４０によってバリデートされる。パイロット回
路１１６は立下がりＦＤが「低」レベルに移行するより
もやや早い時刻ｔ’９に切換えを行なう。
後は逆の順序の処理が実行される。時刻ｔ６に閾値Ｓ１
を通過すると、増幅器（Ａ１）１１２がスイッチングさ
れ、Ｖ１を「１」にし、Ｓを「０」にする。同様にして
、時刻ｔ７の後に、信号Ｅが閾値ＴＶＤの値をとるとき
、チャネルＶ２がパイロット回路１１６のヒステリシス
回路型１４０によってバリデートされる。パイロット回
路１１６は立下がりＦＤが「低」レベルに移行するより
もやや早い時刻ｔ’９に切換えを行なう。
【００４４】その結果として、図３の閾値回路の場合と
同様に、図５の閾値回路は本発明方法を実行し得る。即
ち、立上がり及び立下がりに２つの異なるトリガ閾値電
圧を割付け、電圧Ｓ１及びＳ２の各々で閾値回路のトリ
ガのバリデーションを実行する。図３に示す閾値回路で
は、パイロット回路１６の遅延ＴＲが、ｔ２−ｔ１を上
回るか又は等しくかつｔ６−ｔ１を下回るように計算さ
れている。従ってこの閾値回路は、信号Ｅの所与の周波
数範囲のみに有効である。信号Ｅの広い周波数バンドを
カバーするためには、複数の異なる遅延回路を選択的に
使用できるようにする必要がある。図４及び図５の閾値
回路の利点は、ヒステリシス型回路１４０を組み込んだ
パイロット回路１１６が時間から独立し、２つのレベル
ＴＶＤ及びＴＶＭにおいてのみトリガされることである
。従って、パイロット回路が信号Ｅの周波数から独立し
ている。変形例として、ヒステリシス回路１４０の変形
又は別のフリップフロップの付加によってレベルＴＶＤ
及びＴＶＭの複数の異なる値を選択的に使用するように
してもよい。
同様に、図５の閾値回路は本発明方法を実行し得る。即
ち、立上がり及び立下がりに２つの異なるトリガ閾値電
圧を割付け、電圧Ｓ１及びＳ２の各々で閾値回路のトリ
ガのバリデーションを実行する。図３に示す閾値回路で
は、パイロット回路１６の遅延ＴＲが、ｔ２−ｔ１を上
回るか又は等しくかつｔ６−ｔ１を下回るように計算さ
れている。従ってこの閾値回路は、信号Ｅの所与の周波
数範囲のみに有効である。信号Ｅの広い周波数バンドを
カバーするためには、複数の異なる遅延回路を選択的に
使用できるようにする必要がある。図４及び図５の閾値
回路の利点は、ヒステリシス型回路１４０を組み込んだ
パイロット回路１１６が時間から独立し、２つのレベル
ＴＶＤ及びＴＶＭにおいてのみトリガされることである
。従って、パイロット回路が信号Ｅの周波数から独立し
ている。変形例として、ヒステリシス回路１４０の変形
又は別のフリップフロップの付加によってレベルＴＶＤ
及びＴＶＭの複数の異なる値を選択的に使用するように
してもよい。
【００４５】非限定例として示したＣＭＯＳ回路の２つ
の実施例においては、本発明方法が、回路を早くトリガ
する場合に使用されている。しかしながら、回路を遅く
トリガする場合に本発明方法を使用することも可能であ
る。本出願人の欧州特許出願第０３７３０４３号には遅
いトリガ回路の使用例が示されている。図１及び図２に
示す原理で動作する場合、増幅器Ａ１は時刻ｔ２に伝送
信号Ｅの立上がりエッジの閾値Ｓ１でトリガされ、チャ
ネルＶ１及び出力Ｓに値１を生じさせる。ここでチャネ
ルＶ１が禁止されチャネルＶ２が時刻ｔ３まで許可され
る。時刻ｔ３は時刻ｔ６よりも前の時刻であり、従って
、チャネルＶ２のバリデーションだけで、時刻ｔ７に立
下がりエッジの閾値Ｓ２で増幅器Ａ２がトリガされる。 即ち、信号Ｅの次のパルスの時刻ｔ１以前にはチャネル
Ｖ１が許可されチャネルＶ２が禁止されている。その結
果として、時刻ｔ２に閾値Ｓ１でトリガされた後の遅延
ＴＲは、時間ｔ６−ｔ２よりも短いか又は等しく、時刻
ｔ７に閾値Ｓ２でトリガされた後の遅延ＴＲは、（次の
時刻の）ｔ０−ｔ７よりも短いか又は等しい。図４及び
図５に基づいて前述した教示の通り、ヒステリシスは同
じ法則に従う。最終的に、遅延ＴＲは０になり得る。従
って、図３に示す実施例の場合には、必要な遅延ＴＲが
通常は変更を加えずに遅いトリガに適用できる。
の実施例においては、本発明方法が、回路を早くトリガ
する場合に使用されている。しかしながら、回路を遅く
トリガする場合に本発明方法を使用することも可能であ
る。本出願人の欧州特許出願第０３７３０４３号には遅
いトリガ回路の使用例が示されている。図１及び図２に
示す原理で動作する場合、増幅器Ａ１は時刻ｔ２に伝送
信号Ｅの立上がりエッジの閾値Ｓ１でトリガされ、チャ
ネルＶ１及び出力Ｓに値１を生じさせる。ここでチャネ
ルＶ１が禁止されチャネルＶ２が時刻ｔ３まで許可され
る。時刻ｔ３は時刻ｔ６よりも前の時刻であり、従って
、チャネルＶ２のバリデーションだけで、時刻ｔ７に立
下がりエッジの閾値Ｓ２で増幅器Ａ２がトリガされる。 即ち、信号Ｅの次のパルスの時刻ｔ１以前にはチャネル
Ｖ１が許可されチャネルＶ２が禁止されている。その結
果として、時刻ｔ２に閾値Ｓ１でトリガされた後の遅延
ＴＲは、時間ｔ６−ｔ２よりも短いか又は等しく、時刻
ｔ７に閾値Ｓ２でトリガされた後の遅延ＴＲは、（次の
時刻の）ｔ０−ｔ７よりも短いか又は等しい。図４及び
図５に基づいて前述した教示の通り、ヒステリシスは同
じ法則に従う。最終的に、遅延ＴＲは０になり得る。従
って、図３に示す実施例の場合には、必要な遅延ＴＲが
通常は変更を加えずに遅いトリガに適用できる。
【００４６】更に改良の進んだパイロット回路によれば
、チャネルＶ１、Ｖ２、．．．を選択することによって
マルチプレクサが２つ以上の閾値を有する回路の制御を
管理できるようにし得ることも理解されよう。
、チャネルＶ１、Ｖ２、．．．を選択することによって
マルチプレクサが２つ以上の閾値を有する回路の制御を
管理できるようにし得ることも理解されよう。
【図１】本発明の閾値回路の第１実施例の概略説明図で
ある。
ある。
【図２】図１及び図２の閾値回路並びに図４及び図５の
閾値回路の入力信号Ｅ及び出力信号Ｓのタイミングチャ
ートの概略図である。
閾値回路の入力信号Ｅ及び出力信号Ｓのタイミングチャ
ートの概略図である。
【図３】図１の閾値回路をＣＭＯＳテクノロジイで作製
した実施例の概略説明図である。
した実施例の概略説明図である。
【図４】本発明の閾値回路の第２実施例の概略説明図で
ある。
ある。
【図５】図４の閾値回路をＣＭＯＳテクノロジイで作製
した実施例の概略説明図である。
した実施例の概略説明図である。
１０、１２ 増幅器
１４ マルチプレクサ
１６ パイロット回路
１８ 伝送線路
２０ 出力線路
２２、２４ スイッチングトランジスタ２６ 制御
線路 ２８、３０、３２ インバータ
線路 ２８、３０、３２ インバータ
Claims (14)
- 【請求項１】 それぞれ「高」又は「１」及び「低」
又は「０」の２つのレベル間で変化する伝送信号Ｅの閾
値トリガ方法であって、信号Ｅの立上がり及び立下がり
に信号Ｅの「高」／「１」レベル及び「低」／「０」レ
ベルに近い値にそれぞれ選択された２つの異なるトリガ
閾値電圧Ｓ１及びＳ２を割付け、２つの閾値電圧Ｓ１及
びＳ２の各々でトリガをバリデートすることを特徴とす
る閾値トリガ方法。 - 【請求項２】 早いトリガの場合には、信号の立上が
りのＳ２及び立下がりのＳ１でトリガのバリデーション
が実行され、遅いトリガの場合には、信号の立上がりの
Ｓ１及び立下がりのＳ２でトリガのバリデーションが実
行されることを特徴とする請求項１に記載の方法。 - 【請求項３】 バリデーションが、２つの閾値電圧の
一方でのトリガ後の遅延ＴＲの導入によって制御され、
前記遅延ＴＲは、早いトリガの場合には、同一の立上が
りエッジＦＭ又は立下がりエッジＦＤの連続する２つの
閾値を伝送信号Ｅが通る間に経過する時間よりも長いか
又は等しい長さに選択されていることを特徴とする請求
項２に記載の方法。 - 【請求項４】 伝送信号Ｅが立上がり又は立下がりの
バリデーション電圧ＴＭＶ又はＴＶＤに到達したときに
バリデーションが制御され、これらの２つのバリデーシ
ョン電圧は、ヒステリシスカーブの立上がり及び立下が
りのエッジによって規定されていることを特徴とする請
求項１又は２に記載の方法。 - 【請求項５】 立上がりバリデーション電圧ＴＶＭは
閾値電圧Ｓ１よりも大きいか又は等しい値に選択されて
おり、立下がりバリデーション電圧ＴＶＤは閾値電圧Ｓ
２よりも小さいか又は等しい値に選択されていることを
特徴とする請求項４に記載の方法。 - 【請求項６】 伝送信号Ｅを受信しかつマルチプレク
サＭＵＸのそれぞれの入力に接続された２つのチャネル
ＶＩ、Ｖ２に並列に装着された異なるトリガ閾値Ｓ１、
Ｓ２を有する２つの増幅器Ａ１、Ａ２を含んでおり、前
記マルチプレクサが、伝送信号Ｅの立上がりエッジＦＭ
又は立下がりエッジＦＤに従ってチャネルＶ１、Ｖ２の
一方又は他方を選択しかつ対応する閾値電圧Ｓ１、Ｓ２
で選択されたチャネルＶ１、Ｖ２に装着された増幅器Ａ
１、Ａ２のトリガをバリデートするように、パイロット
回路ＣＰによって制御されることを特徴とする請求項１
から５のいずれか１項に記載の方法を実施するための閾
値回路。 - 【請求項７】 チャネルＶ１、Ｖ２内の増幅器Ａ１、
Ａ２の閾値Ｓ１、Ｓ２の値がそれぞれ、伝送信号Ｅの「
高」レベル即ちレベル「１」又は「低」レベル即ちレベ
ル「０」の近傍に選択されていることを特徴とする請求
項６に記載の閾値回路。 - 【請求項８】 パイロット回路ＣＰは、伝送信号Ｅが
対応閾値Ｓ１、Ｓ２を通過したことによって対応増幅器
Ａ１、Ａ２がトリガされた後で、チャネルＶ１、Ｖ２の
選択を遅延時間ＴＲの間だけ維持するようにマルチプレ
クサＭＵＸを制御し、前記遅延時間は、早いトリガの場
合には、信号Ｅが同一の立上がりエッジＦＭ又は立下が
りエッジＦＤの連続する２つの閾値を通る間に経過する
時間に少なくとも等しい長さであることを特徴とする請
求項７に記載の閾値回路。 - 【請求項９】 マルチプレクサＭＵＸのパイロット回
路ＣＰが、増幅器Ａ１、Ａ２の出力信号から任意に制御
される遅延回路型であることを特徴とする請求項６から
８のいずれか１項に記載の閾値回路。 - 【請求項１０】 遅延回路が、挿入充電コンデンサに
結合された２つのＣＭＯＳインバータを含むことを特徴
とする請求項９に記載の閾値回路。 - 【請求項１１】 マルチプレクサＭＵＸが、伝送信号
Ｅを入力に受信するヒステリシス型パイロット回路ＣＰ
の出力信号によって制御されることを特徴とする請求項
６又は７に記載の閾値回路。 - 【請求項１２】 パイロット回路がシュミットトリガ
型であり、該トリガの立上がり及び立下がりの切換え電
圧が、立上がり及び立下がりのバリデーション電圧ＴＶ
Ｍ及びＴＶＤに実質的に等しい値に選択されていること
を特徴とする請求項１１に記載の閾値回路。 - 【請求項１３】 マルチプレクサＭＵＸが、チャネル
Ｖ１及びＶ２にそれぞれ装着された反対動作する２つの
スイッチングデバイスを含むことを特徴とする請求項６
から１２のいずれか１項に記載の閾値回路。 - 【請求項１４】 スイッチングデバイスが、一方がＮ
形及び他方がＰ形の２つのＭＯＳトランジスタから構成
され、該トランジスタのゲートが、少なくとも１つのＣ
ＭＯＳインバータから成るバッファ回路Ｔを任意に介し
てパイロット回路ＣＰの出力線路に接続されていること
を特徴とする請求項１３に記載の閾値回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9015721A FR2670633B1 (fr) | 1990-12-14 | 1990-12-14 | Procede et circuit de declenchement a seuil. |
| FR9015721 | 1990-12-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291812A true JPH04291812A (ja) | 1992-10-15 |
Family
ID=9403275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33047791A Pending JPH04291812A (ja) | 1990-12-14 | 1991-12-13 | 閾値回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0490752A1 (ja) |
| JP (1) | JPH04291812A (ja) |
| FR (1) | FR2670633B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004157116A (ja) * | 2002-11-06 | 2004-06-03 | Micronas Gmbh | 回転する対象の角度位置を検知する装置および方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117544140B (zh) * | 2024-01-09 | 2024-04-12 | 杭州米芯微电子有限公司 | 一种随电源电压变化稳定的延时电路及芯片 |
| CN120262646B (zh) * | 2025-06-04 | 2025-08-19 | 苏州贝克微电子股份有限公司 | 一种高精度抗干扰的电路结构 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS553210A (en) * | 1978-06-21 | 1980-01-11 | Toshiba Corp | Waveform shaping circuit |
| JPS56156041A (en) * | 1980-05-02 | 1981-12-02 | Fuji Photo Film Co Ltd | Multiplexer |
| JPS62171220A (ja) * | 1986-01-22 | 1987-07-28 | Fuji Xerox Co Ltd | バツフア回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5838032A (ja) * | 1981-08-13 | 1983-03-05 | Fujitsu Ltd | Ｃ―ｍｏｓインバータ駆動用バッファ回路 |
| JPS5947830A (ja) * | 1982-09-10 | 1984-03-17 | Nec Corp | 半導体回路 |
| JPS5996937U (ja) * | 1982-12-20 | 1984-06-30 | 日本電気株式会社 | シユミツト・トリガ回路 |
| US4687954A (en) * | 1984-03-06 | 1987-08-18 | Kabushiki Kaisha Toshiba | CMOS hysteresis circuit with enable switch or natural transistor |
| JPS63246925A (ja) * | 1987-04-01 | 1988-10-13 | Mitsubishi Electric Corp | Ｃｍｏｓ論理回路 |
-
1990
- 1990-12-14 FR FR9015721A patent/FR2670633B1/fr not_active Expired - Lifetime
-
1991
- 1991-12-09 EP EP19910403332 patent/EP0490752A1/fr not_active Withdrawn
- 1991-12-13 JP JP33047791A patent/JPH04291812A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS553210A (en) * | 1978-06-21 | 1980-01-11 | Toshiba Corp | Waveform shaping circuit |
| JPS56156041A (en) * | 1980-05-02 | 1981-12-02 | Fuji Photo Film Co Ltd | Multiplexer |
| JPS62171220A (ja) * | 1986-01-22 | 1987-07-28 | Fuji Xerox Co Ltd | バツフア回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004157116A (ja) * | 2002-11-06 | 2004-06-03 | Micronas Gmbh | 回転する対象の角度位置を検知する装置および方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0490752A1 (fr) | 1992-06-17 |
| FR2670633A1 (fr) | 1992-06-19 |
| FR2670633B1 (fr) | 1992-12-18 |
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