JPS62171220A - バツフア回路 - Google Patents
バツフア回路Info
- Publication number
- JPS62171220A JPS62171220A JP1176986A JP1176986A JPS62171220A JP S62171220 A JPS62171220 A JP S62171220A JP 1176986 A JP1176986 A JP 1176986A JP 1176986 A JP1176986 A JP 1176986A JP S62171220 A JPS62171220 A JP S62171220A
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- JP
- Japan
- Prior art keywords
- inverter
- input signal
- signal
- output
- level
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- Pending
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本光明は、入力信号の立上がり速度や立下り速度を早く
して外部に出力するバッファ回路に関するものである。
して外部に出力するバッファ回路に関するものである。
［従来の技術］
従来において、立上がり速度や立下り速度の遅い入力信
号を早い信号に変換して外部に出力する回路として、例
えば特開昭６０−５１０２４号公報に示されているよう
に、閾値の異なる２つのインバータと、相補的に接続し
たＮチャンネルとＰチャンネルのトランジスタとを組合
せ、前記トランジスタの閾値を前記２つのインバータの
うち一方の出力信号によって入力信号の立上がり時と立
下り：侍とでダイナミックに切替えるようにしだ高速イ
ンバータ回路がある。
号を早い信号に変換して外部に出力する回路として、例
えば特開昭６０−５１０２４号公報に示されているよう
に、閾値の異なる２つのインバータと、相補的に接続し
たＮチャンネルとＰチャンネルのトランジスタとを組合
せ、前記トランジスタの閾値を前記２つのインバータの
うち一方の出力信号によって入力信号の立上がり時と立
下り：侍とでダイナミックに切替えるようにしだ高速イ
ンバータ回路がある。
［発明が解決しようとする問題点１
ところが、上記の高速インバータ回路では、Ｐチャンネ
ルおよびＮチャンネルのトランジスタの閾値を切替える
インバータの出力反転時間を遅らせることにより、前記
トランジスタの閾値を切換えているため、入力信号の立
上がり速度や立下り速度が早すぎる場合や、出力端子に
接続される容量性負荷大ぎい場合には、出力信号が“Ｈ
ＩＩレベルまたは゛′Ｌ″レベルに確定する前に閾値を
切換えるインバータの出力信号が反転してしまい、かえ
って立上がり速度や立下り速度が「くなってしまうとい
う問題があった。さらに、前記インバータの出力反転時
間をさらにＨらぜるためにコンデンサを付加した場合に
は、入力信号の繰返し周波数が制限されてしまうという
問題があった。
ルおよびＮチャンネルのトランジスタの閾値を切替える
インバータの出力反転時間を遅らせることにより、前記
トランジスタの閾値を切換えているため、入力信号の立
上がり速度や立下り速度が早すぎる場合や、出力端子に
接続される容量性負荷大ぎい場合には、出力信号が“Ｈ
ＩＩレベルまたは゛′Ｌ″レベルに確定する前に閾値を
切換えるインバータの出力信号が反転してしまい、かえ
って立上がり速度や立下り速度が「くなってしまうとい
う問題があった。さらに、前記インバータの出力反転時
間をさらにＨらぜるためにコンデンサを付加した場合に
は、入力信号の繰返し周波数が制限されてしまうという
問題があった。
本発明はこのような問題点を鑑みなされたもので、入力
信号の立上がり、立下り速度を確実に改善して出力する
ことができると共に、繰返し周波数も向上させることが
できるバッファ回路を提供することを目的としている。
信号の立上がり、立下り速度を確実に改善して出力する
ことができると共に、繰返し周波数も向上させることが
できるバッファ回路を提供することを目的としている。
［問題点を解決するための手段］
本発明は、第１の閾値で入力信号を反転して出力する第
１のインバータと、第２の閾値で入力信号を反転して出
力する第２のインバータと、これら第１および第２のイ
ンバータの出力信号のうち一方を選択して外部に出力す
るセレクタと、前記第２のインバータの出力信号によっ
てセット状態となり、また第１のインバータの出力信号
によってリセット状態となり、セット状態においては第
２のインバータの出力信号が、リセット状態においては
第１のインバータの出力信号が外部に出力されるように
前記セレクタを制御するフリップフロップとから構成し
たものである。
１のインバータと、第２の閾値で入力信号を反転して出
力する第２のインバータと、これら第１および第２のイ
ンバータの出力信号のうち一方を選択して外部に出力す
るセレクタと、前記第２のインバータの出力信号によっ
てセット状態となり、また第１のインバータの出力信号
によってリセット状態となり、セット状態においては第
２のインバータの出力信号が、リセット状態においては
第１のインバータの出力信号が外部に出力されるように
前記セレクタを制御するフリップフロップとから構成し
たものである。
［作用］
入力信号が立上がる時にはフリップフロップが第２のイ
ンバータの出力信号によってセットされ、閾値の低い第
２のインバータの出力信号がセレクタによって選択され
て出力される。また、入力信号が立下がる時にはフリッ
プフロップが第１のインバータの出力信号によってリセ
ットされ、閾値の高い第１のインバータの出力信号がセ
レクタによって選択されて出力される。
ンバータの出力信号によってセットされ、閾値の低い第
２のインバータの出力信号がセレクタによって選択され
て出力される。また、入力信号が立下がる時にはフリッ
プフロップが第１のインバータの出力信号によってリセ
ットされ、閾値の高い第１のインバータの出力信号がセ
レクタによって選択されて出力される。
［実施例］
第１図は本発明の一実施例を示す回路図であり、第２図
は各部の入出力信号波形図である。
は各部の入出力信号波形図である。
これらの図において、第１のインバータ１は入力信号Ｖ
ｉｎを第１の閾値ＶＴＩで反転して出力し、第２のイン
バータ２は入力信号Ｖｉｎを第２の閾値ＶＴ２ （＜
ＶＴＩ ）で反転して出力する。
ｉｎを第１の閾値ＶＴＩで反転して出力し、第２のイン
バータ２は入力信号Ｖｉｎを第２の閾値ＶＴ２ （＜
ＶＴＩ ）で反転して出力する。
ここで、閾値ＶＴ１ 、ＶＨ２は電源電圧をＶＤＤとす
ると、 ０＜ＶＨ２＜ＶＤＤ／２＜ＶＴｌ ＜ＶＤＤの関係に設
定されている。
ると、 ０＜ＶＨ２＜ＶＤＤ／２＜ＶＴｌ ＜ＶＤＤの関係に設
定されている。
従って、入力信号■ｉｎの立上がり時は第２図（ｂ）に
示すように第２のインバータ２の出力信号ＩＮＶ２の方
が先に反転し、第１のインバータ１の出力信号ＩＮＶ１
は第２図（Ｃ）に示すように入力信号Ｖｉｎが充分に安
定した時点で遅れて反転する。
示すように第２のインバータ２の出力信号ＩＮＶ２の方
が先に反転し、第１のインバータ１の出力信号ＩＮＶ１
は第２図（Ｃ）に示すように入力信号Ｖｉｎが充分に安
定した時点で遅れて反転する。
これらインバータ１，２の出力信号ＩＮＶＩ。
ＩＮＶ２はナントゲート３とノアゲート４に入力される
。
。
ナントゲート３は信号ＩＮ■１とＩＮＶ２の両方が共に
” Ｈ”レベルの時にパシ”レベルの信号を出力する。
” Ｈ”レベルの時にパシ”レベルの信号を出力する。
この（ｒ Ｌ １ルベルの信号はナントゲート５と６と
で構成されるＲＳフリップフロップ７のセット信号Ｓと
して入力され、フリップフロップ７をセットする。一方
、ノアゲート４は信号ｌ Ｎ Ｖ １ とＩＮＶ２の少
なくとも一方が” Ｈ”レベルの時に“Ｌ ”レベルの
信号を出力する。この＠号はインバータ８で反転されて
フリップフロップ７のリセット信号Ｒとなる。すなわち
、フリップフロップ７は信号ＩＮＶＩとＩＮＶ２の両方
が“Ｌ″レベル時にリセットされる。
で構成されるＲＳフリップフロップ７のセット信号Ｓと
して入力され、フリップフロップ７をセットする。一方
、ノアゲート４は信号ｌ Ｎ Ｖ １ とＩＮＶ２の少
なくとも一方が” Ｈ”レベルの時に“Ｌ ”レベルの
信号を出力する。この＠号はインバータ８で反転されて
フリップフロップ７のリセット信号Ｒとなる。すなわち
、フリップフロップ７は信号ＩＮＶＩとＩＮＶ２の両方
が“Ｌ″レベル時にリセットされる。
従って、入力信号Ｖｉｎが第２図（ａ＞に示づ“ように
゛Ｌ″レベルから立上がって１１ Ｈｌ！レベルに達し
た後、再びＬ”レベルに戻る変化をした場合、入力信号
Ｖｉｎが第２の閾値ＶＴ２に）！シた時点で信号ＩＮＶ
２が゛′Ｌ′ルベルに反転する。
゛Ｌ″レベルから立上がって１１ Ｈｌ！レベルに達し
た後、再びＬ”レベルに戻る変化をした場合、入力信号
Ｖｉｎが第２の閾値ＶＴ２に）！シた時点で信号ＩＮＶ
２が゛′Ｌ′ルベルに反転する。
この時、フリップフロップ７はセット状態にある。
信号ＩＮＶ２はアンドゲート９，１０およびノアゲート
１１とからなるセレクタ１２に入力されているが、セレ
クタ１２はフリップフロップ７がセットしている時には
信号ＩＮＶ２を選択し、その極性を反転して出力し、フ
リップフロップ７がリセットしている時には信号ＩＮＶ
Ｉを選択し、その極性を反転して出力するように構成さ
れている。
１１とからなるセレクタ１２に入力されているが、セレ
クタ１２はフリップフロップ７がセットしている時には
信号ＩＮＶ２を選択し、その極性を反転して出力し、フ
リップフロップ７がリセットしている時には信号ＩＮＶ
Ｉを選択し、その極性を反転して出力するように構成さ
れている。
このため、信号ＩＮＶ２のみが“Ｌ″レベル反転した状
態では、信号ＩＮＶ２がアンドゲート９で選択されてノ
アゲート１１を介して外部に出力される。すなわち、閾
値の低いインバータ２の出力信号が選択されて外部に出
力される。
態では、信号ＩＮＶ２がアンドゲート９で選択されてノ
アゲート１１を介して外部に出力される。すなわち、閾
値の低いインバータ２の出力信号が選択されて外部に出
力される。
その後、入力信号Ｖｉｎが閾値ＶＴ１を越えると、他方
のインバータ１の出力信号ＩＮＶＩも“′シ″レベルに
反転する。このため、フリップフロップ７はリセット信
号Ｒによってリセットされ、そのセット出力信号Ｑは第
２図（ｆ）に示すように“Ｌ″レベルなる。
のインバータ１の出力信号ＩＮＶＩも“′シ″レベルに
反転する。このため、フリップフロップ７はリセット信
号Ｒによってリセットされ、そのセット出力信号Ｑは第
２図（ｆ）に示すように“Ｌ″レベルなる。
そこで、入力信号Ｖ１「）が立下がりを開始（７゜閾値
ＶＴ１以下になると、その時点てインバータ１の出力信
ＭＩＮＶ１が先に“Ｈ“レベルに反転し、リセット状態
のフリップフロップ７の出力信号によってセレクタ１２
において選択されて出力される。すなわち、入力信号Ｖ
ｉｎが立下る時は、閾値の高いインバータ１の出力信Ｐ
３ＩＮ■１が選択されて出力される。
ＶＴ１以下になると、その時点てインバータ１の出力信
ＭＩＮＶ１が先に“Ｈ“レベルに反転し、リセット状態
のフリップフロップ７の出力信号によってセレクタ１２
において選択されて出力される。すなわち、入力信号Ｖ
ｉｎが立下る時は、閾値の高いインバータ１の出力信Ｐ
３ＩＮ■１が選択されて出力される。
この後、入力信号７１口が閾値ＶＴＩ以下に達すると、
他方のインバータ２の出力（１も“Ｈ′”レベルに反転
し、フリップフロップ７はナントゲート３の出力信号に
よって初期状態と同じセット状態に復帰する。
他方のインバータ２の出力（１も“Ｈ′”レベルに反転
し、フリップフロップ７はナントゲート３の出力信号に
よって初期状態と同じセット状態に復帰する。
このような動作の結果、第２図（ａ）に示す入力信号■
ｉｎは同図（（］）に示すように立上がり速度と立下り
速度が早い信号として出力されるようになる。
ｉｎは同図（（］）に示すように立上がり速度と立下り
速度が早い信号として出力されるようになる。
なお、信号ＩＮＶ２が（Ｌ Ｈ１ルベルの時は信号ＩＮ
ＶＩも必ず′″Ｈｕレベルである。また逆に、信号Ｉ
ＮＶＩが゛Ｌ″レベルの時は信号ＩＮＶ２も必ずＩ（Ｌ
ＩＩレベルである。従って、第３図に示すように、ナ
ントゲート３はインバータ２の出力信号を入力とするイ
ンバータ１３に置換することができる。また、ノアゲー
ト４およびインバータ８は省略し、フリップフロップ７
はインバータ１の出力信ｅ［ＮＶｌによって直接リセッ
トするように構成することができる。
ＶＩも必ず′″Ｈｕレベルである。また逆に、信号Ｉ
ＮＶＩが゛Ｌ″レベルの時は信号ＩＮＶ２も必ずＩ（Ｌ
ＩＩレベルである。従って、第３図に示すように、ナ
ントゲート３はインバータ２の出力信号を入力とするイ
ンバータ１３に置換することができる。また、ノアゲー
ト４およびインバータ８は省略し、フリップフロップ７
はインバータ１の出力信ｅ［ＮＶｌによって直接リセッ
トするように構成することができる。
［北門の効果］
以上の説明から明らかなように本発明においては入力信
号の立上りと立下りによって出力が反転するフリップフ
ロップを設け、このフリップフロップのセット状態によ
って異なる２つの閾値を有するインバータの出力信号を
選択して出力するようにしたため、入力信号の立上がり
速度や立下り速度の遅甲に関係なく入力信号の立上がり
速度および立下り速度を改善して出力することができる
。
号の立上りと立下りによって出力が反転するフリップフ
ロップを設け、このフリップフロップのセット状態によ
って異なる２つの閾値を有するインバータの出力信号を
選択して出力するようにしたため、入力信号の立上がり
速度や立下り速度の遅甲に関係なく入力信号の立上がり
速度および立下り速度を改善して出力することができる
。
また、従来のように回路素子のばれ時間を利用していな
いため、入力信号の繰返し周波数も向上させることがで
きたうえ、回路の設計が容易になり、製造上のばらつき
に対しても余裕度が大きくなるなどの効果がある。
いため、入力信号の繰返し周波数も向上させることがで
きたうえ、回路の設計が容易になり、製造上のばらつき
に対しても余裕度が大きくなるなどの効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の各部の入出力信号波形図、第３図（よ本発明の他の
実施例を示す回路図である。 １・・・第１のインバータ、２・・・第２のインｌ＜−
タ、７・・・フリップフロップ、１２・・・セレクタ。 ｂ 第１図
図の各部の入出力信号波形図、第３図（よ本発明の他の
実施例を示す回路図である。 １・・・第１のインバータ、２・・・第２のインｌ＜−
タ、７・・・フリップフロップ、１２・・・セレクタ。 ｂ 第１図
Claims (2)
- （１）第１の閾値で入力信号を反転して出力する第１の
インバータと、 第２の閾値で入力信号を反転して出力する第２のインバ
ータと、 これら第１および第２のインバータの出力信号のうち一
方を選択して外部に出力するセレクタと、前記第２のイ
ンバータの出力信号によってセット状態となり、また第
１のインバータの出力信号によってリセット状態となり
、セット状態においては第２のインバータの出力信号が
、リセット状態においては第１のインバータの出力信号
が外部に出力されるように前記セレクタを制御するフリ
ップフロップと を備えたバッファ回路。 - （２）第１の閾値は電源電圧の１／２より高い値に設定
され、第２の閾値は電源電圧の１／２より低い値に設定
されていることを特徴とする特許請求の範囲第（１）項
記載のバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1176986A JPS62171220A (ja) | 1986-01-22 | 1986-01-22 | バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1176986A JPS62171220A (ja) | 1986-01-22 | 1986-01-22 | バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62171220A true JPS62171220A (ja) | 1987-07-28 |
Family
ID=11787179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1176986A Pending JPS62171220A (ja) | 1986-01-22 | 1986-01-22 | バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62171220A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04291812A (ja) * | 1990-12-14 | 1992-10-15 | Bull Sa | 閾値回路 |
| JP2009147742A (ja) * | 2007-12-14 | 2009-07-02 | Seiko Epson Corp | ノイズフィルタ回路、デッドタイム回路、遅延回路、およびその方法、ならびに、サーマルヘッドドライバ、サーマルヘッド、制御回路、電子機器、および印刷システム |
-
1986
- 1986-01-22 JP JP1176986A patent/JPS62171220A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04291812A (ja) * | 1990-12-14 | 1992-10-15 | Bull Sa | 閾値回路 |
| JP2009147742A (ja) * | 2007-12-14 | 2009-07-02 | Seiko Epson Corp | ノイズフィルタ回路、デッドタイム回路、遅延回路、およびその方法、ならびに、サーマルヘッドドライバ、サーマルヘッド、制御回路、電子機器、および印刷システム |
| US7872491B2 (en) | 2007-12-14 | 2011-01-18 | Seiko Epson Corporation | Noise filter circuit, dead time circuit, delay circuit, noise filter method, dead time method, delay method, thermal head driver, and electronic instrument |
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