JPH04291848A - 同期パターン検出回路 - Google Patents
同期パターン検出回路Info
- Publication number
- JPH04291848A JPH04291848A JP3057420A JP5742091A JPH04291848A JP H04291848 A JPH04291848 A JP H04291848A JP 3057420 A JP3057420 A JP 3057420A JP 5742091 A JP5742091 A JP 5742091A JP H04291848 A JPH04291848 A JP H04291848A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- synchronization pattern
- output
- pattern
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Synchronisation In Digital Transmission Systems (AREA)
- Mobile Radio Communication Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、無線通信について、送
信信号の前に同期パターンを設け、受信した信号を適切
なデータとして読み取る為のタイミングを検出すること
により、確実なデータが得られる同期パターン検出回路
に関する。
信信号の前に同期パターンを設け、受信した信号を適切
なデータとして読み取る為のタイミングを検出すること
により、確実なデータが得られる同期パターン検出回路
に関する。
【０００２】
【従来の技術】図４には、従来の同期パターン検出回路
のブロック図を示す。図５には、従来の同期パターン検
出回路のビットパターンのブロック図を示す。
のブロック図を示す。図５には、従来の同期パターン検
出回路のビットパターンのブロック図を示す。
【０００３】図４について回路の動作を説明すると、ま
ずシフトレジスタ１５は、データの前に連続した２８ビ
ットの同期パターンを持ったデータである受信信号を受
けて１ビットずつ２８回シフトさせて２８個のデータ（
図５参照）を作り、それぞれのデータをＥＸＮＯＲ回路
２１−１〜２１−２８のそれぞれの一方の端子へ１ビッ
トずつ出力する。ＥＸＮＯＲ回路２１−１〜２１−２８
の他方の端子へ予め決められた同期パターンのデータを
１ビットずつ送る。各々のＥＸＮＯＲ回路２１−１〜２
１−２８は、シフトレジスタ１５からのデータの同期パ
ターンのビット部分と予め決められた同期パターンとで
ビット毎に比較して、一致すれば各々のＥＸＮＯＲ回路
２１−１〜２１−２８から出力として“１”が加算器１
６へ出力され、不一致であれば各々のＥＸＮＯＲ回路２
１−１〜２１−２８から“０”が加算器１６へ出力され
る。但し、ＥＸＮＯＲ回路２１−１〜２１−２８から出
される出力は、データも含んだ信号として送られる。 加算器１６は、各々のＥＸＮＯＲ２１〜４８からの出力
データを加算して、その加算した結果（図５参照）を比
較器２０へ出力する。比較器２０は、加算器１６から出
力されたデータ（図５参照）と予め決められた許容数と
を比較して、出力データが許容数よりが大きい場合は、
同期パターンであることを検出し、出力データが許容数
より少ない場合、同期パターンでないことを検出する。
ずシフトレジスタ１５は、データの前に連続した２８ビ
ットの同期パターンを持ったデータである受信信号を受
けて１ビットずつ２８回シフトさせて２８個のデータ（
図５参照）を作り、それぞれのデータをＥＸＮＯＲ回路
２１−１〜２１−２８のそれぞれの一方の端子へ１ビッ
トずつ出力する。ＥＸＮＯＲ回路２１−１〜２１−２８
の他方の端子へ予め決められた同期パターンのデータを
１ビットずつ送る。各々のＥＸＮＯＲ回路２１−１〜２
１−２８は、シフトレジスタ１５からのデータの同期パ
ターンのビット部分と予め決められた同期パターンとで
ビット毎に比較して、一致すれば各々のＥＸＮＯＲ回路
２１−１〜２１−２８から出力として“１”が加算器１
６へ出力され、不一致であれば各々のＥＸＮＯＲ回路２
１−１〜２１−２８から“０”が加算器１６へ出力され
る。但し、ＥＸＮＯＲ回路２１−１〜２１−２８から出
される出力は、データも含んだ信号として送られる。 加算器１６は、各々のＥＸＮＯＲ２１〜４８からの出力
データを加算して、その加算した結果（図５参照）を比
較器２０へ出力する。比較器２０は、加算器１６から出
力されたデータ（図５参照）と予め決められた許容数と
を比較して、出力データが許容数よりが大きい場合は、
同期パターンであることを検出し、出力データが許容数
より少ない場合、同期パターンでないことを検出する。
【０００４】
【発明が解決しようとする課題】従来の同期パターン検
出回路は、受信信号の同期パターンを検出する為に、そ
れぞれビット単位で予め決められた同期パターンとビッ
ト毎に比較していた。その為に、同期パターン検出回路
は、同期パターンの一致検出できるビット数分だけＥＸ
ＯＲ回路と加算回路が必要になるので、回路構成が複雑
になるという欠点があった。
出回路は、受信信号の同期パターンを検出する為に、そ
れぞれビット単位で予め決められた同期パターンとビッ
ト毎に比較していた。その為に、同期パターン検出回路
は、同期パターンの一致検出できるビット数分だけＥＸ
ＯＲ回路と加算回路が必要になるので、回路構成が複雑
になるという欠点があった。
【０００５】
【課題を解決するための手段】本発明では、図１のよう
に、基地局と移動局の間で、受信信号の同期パターンを
検出する時に、基地局から移動局へ送られた受信信号の
ビットパターンと予め決められた同期パターンとを１ビ
ット毎に一致或いは不一致検出して、一致或いは不一致
した数を加算して予め決められた許容数との大小比較に
より同期パターンを検出する同期パターン検出回路にお
いて、前記受信信号と前記同期パターンとを受けて、前
記受信信号のビットパターンを１ビットずつシフトさせ
て得られた奇数番目或いは偶数番目の複数のビットパタ
ーンと、前記予め決められた同期パターンの複数のビッ
トパターンのうちシンボルクロックに応じて交互に抽出
された奇数番目のビットパターンと偶数番目のビットパ
ターンの一致或いは不一致検出を行う検出部１と、前記
一致或いは不一致検出した出力を加算する第１の加算部
２と、前記第１の加算部２の加算された出力を前記受信
信号の１クロック分遅延させる遅延部３と、前記第１の
加算部２の出力と前記遅延部３の出力とを加算する第２
の加算部４と、前記第２の加算部４の出力が予め決めら
れた設定数と比較して同期パターンを検出する比較部５
とを備えたこと。
に、基地局と移動局の間で、受信信号の同期パターンを
検出する時に、基地局から移動局へ送られた受信信号の
ビットパターンと予め決められた同期パターンとを１ビ
ット毎に一致或いは不一致検出して、一致或いは不一致
した数を加算して予め決められた許容数との大小比較に
より同期パターンを検出する同期パターン検出回路にお
いて、前記受信信号と前記同期パターンとを受けて、前
記受信信号のビットパターンを１ビットずつシフトさせ
て得られた奇数番目或いは偶数番目の複数のビットパタ
ーンと、前記予め決められた同期パターンの複数のビッ
トパターンのうちシンボルクロックに応じて交互に抽出
された奇数番目のビットパターンと偶数番目のビットパ
ターンの一致或いは不一致検出を行う検出部１と、前記
一致或いは不一致検出した出力を加算する第１の加算部
２と、前記第１の加算部２の加算された出力を前記受信
信号の１クロック分遅延させる遅延部３と、前記第１の
加算部２の出力と前記遅延部３の出力とを加算する第２
の加算部４と、前記第２の加算部４の出力が予め決めら
れた設定数と比較して同期パターンを検出する比較部５
とを備えたこと。
【０００６】
【作用】本発明は、シフトレジスタからの１ビットずつ
シフトさせて得られた奇数番目或いは偶数番目の複数の
ビットパターンと予め決められた複数の同期パターンの
ビットパターンのうちシンボルクロックのタイミングに
応じて交互に抽出された奇数番目或いは偶数番目のビッ
トパターンとで一致或いは不一致検出を行うことので、
論理回路及び加算回路を少なく出来る。
シフトさせて得られた奇数番目或いは偶数番目の複数の
ビットパターンと予め決められた複数の同期パターンの
ビットパターンのうちシンボルクロックのタイミングに
応じて交互に抽出された奇数番目或いは偶数番目のビッ
トパターンとで一致或いは不一致検出を行うことので、
論理回路及び加算回路を少なく出来る。
【０００７】
【実施例】図２には、本発明の一実施例を示す同期パタ
ーン検出回路のブロック図を示す。図３には、本発明の
同期パターン検出回路のビットパターン図を示す。
ーン検出回路のブロック図を示す。図３には、本発明の
同期パターン検出回路のビットパターン図を示す。
【０００８】図４と同じ対象物については、同じ番号を
付け、それについての説明は、省略する。図２の動作に
ついて、以下のように説明する。
付け、それについての説明は、省略する。図２の動作に
ついて、以下のように説明する。
【０００９】図３の（ａ）に示す受信信号を受けたシフ
トレジスタ１５は、受信信号のデータを１ビットずつシ
フトさせる。順々にシフトさせると２８個のデータとな
り、その２８個のデータのうち奇数番目或いは偶数番目
の１４個のデータ（図３の（ｂ）参照）をＥＸＮＯＲ回
路１〜１４の一方の端子へ出力する。
トレジスタ１５は、受信信号のデータを１ビットずつシ
フトさせる。順々にシフトさせると２８個のデータとな
り、その２８個のデータのうち奇数番目或いは偶数番目
の１４個のデータ（図３の（ｂ）参照）をＥＸＮＯＲ回
路１〜１４の一方の端子へ出力する。
【００１０】セレクタ１８は、予め決められた同期パタ
ーン２８ビットのデータのうち復調器（図示せず）は、
１シンボルのクロックパルスの極性反転のタイミングに
より偶数番目のデータか或いは奇数番目のデータかを選
び出して１４個のデータを各々ＥＸＮＯＲ回路１〜１４
の他方の端子へ出力する。
ーン２８ビットのデータのうち復調器（図示せず）は、
１シンボルのクロックパルスの極性反転のタイミングに
より偶数番目のデータか或いは奇数番目のデータかを選
び出して１４個のデータを各々ＥＸＮＯＲ回路１〜１４
の他方の端子へ出力する。
【００１１】４相ＰＳＫでは、１シンボルは２ビットに
対応する為、同期パターンの奇数番目か偶数番目かはシ
ンボルクロックにより知ることができる。そこで、ＥＸ
ＮＯＲ回路１〜１４は、それぞれにビット毎に入力され
た２つのデータをビット毎に比較して、２つのビットデ
ータが一致すれば“１”を加算器１６へ出力し、一致で
なければ“０”を加算器１６へ出力する。
対応する為、同期パターンの奇数番目か偶数番目かはシ
ンボルクロックにより知ることができる。そこで、ＥＸ
ＮＯＲ回路１〜１４は、それぞれにビット毎に入力され
た２つのデータをビット毎に比較して、２つのビットデ
ータが一致すれば“１”を加算器１６へ出力し、一致で
なければ“０”を加算器１６へ出力する。
【００１２】加算器１６は、ＥＸＮＯＲ回路１〜１４か
ら出力されたビット毎に加算していき、図３の（ｃ）に
あるように加算したデータをフリップフロップ１７及び
加算器１９の一方へ出力する。
ら出力されたビット毎に加算していき、図３の（ｃ）に
あるように加算したデータをフリップフロップ１７及び
加算器１９の一方へ出力する。
【００１３】フリップフロップ１７は、加算したデータ
を図３の（ｃ）チャートにある加算器１６の出力の同期
パターンの奇数番目のビットの一致検出出力により加算
したデータ■と同期パターンの偶数番目のビットの一致
検出出力により加算したデータ■をフリップフロップ１
７及び加算器１９の一方へ出力する。フリップフロップ
１７は、加算したデータである加算器１６の出力■、■
を１ビット遅延し、図３の（ｄ）にあるフリップフロッ
プ１７の出力を加算器１９の他方へ出力する。
を図３の（ｃ）チャートにある加算器１６の出力の同期
パターンの奇数番目のビットの一致検出出力により加算
したデータ■と同期パターンの偶数番目のビットの一致
検出出力により加算したデータ■をフリップフロップ１
７及び加算器１９の一方へ出力する。フリップフロップ
１７は、加算したデータである加算器１６の出力■、■
を１ビット遅延し、図３の（ｄ）にあるフリップフロッ
プ１７の出力を加算器１９の他方へ出力する。
【００１４】加算器１９は、図３の（ｄ）の１ビット遅
延して得られたデータと図３の（ｃ）のデータとを加算
することで１４個のビットデータだけを見ているだけで
、クロックパルスの１周期分に相当する１シンボルで交
互に比較しているので２８個のビットデータを扱ってい
ることと同等になり、図３の（ｅ）のように２８個のデ
ータを加算した結果を比較器２０へ出力したようになる
。
延して得られたデータと図３の（ｃ）のデータとを加算
することで１４個のビットデータだけを見ているだけで
、クロックパルスの１周期分に相当する１シンボルで交
互に比較しているので２８個のビットデータを扱ってい
ることと同等になり、図３の（ｅ）のように２８個のデ
ータを加算した結果を比較器２０へ出力したようになる
。
【００１５】比較器２０は、予め設定された一致数を示
した許容数と入力されたデータとを比較して、許容数よ
り大きければ同期パターンであることを検出し、許容数
より小さければ、同期パターンでないことを検出する。
した許容数と入力されたデータとを比較して、許容数よ
り大きければ同期パターンであることを検出し、許容数
より小さければ、同期パターンでないことを検出する。
【００１６】
【発明の効果】本発明の同期パターン検出回路により、
受信信号の同期パターンを検出する際に同期パターンの
うち１ビット交互にビットデータ毎に一致検出を行って
いるので、ＥＸＮＯＲ回路及び加算回路等が削減出来、
回路構成の簡略化に大いに寄与する。
受信信号の同期パターンを検出する際に同期パターンの
うち１ビット交互にビットデータ毎に一致検出を行って
いるので、ＥＸＮＯＲ回路及び加算回路等が削減出来、
回路構成の簡略化に大いに寄与する。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示す同期パターン検出回路
のブロック図である。
のブロック図である。
【図３】本発明の同期パターン検出回路のビットパター
ン図である。
ン図である。
【図４】従来の同期パターン検出回路のブロック図であ
る。
る。
【図５】従来の同期パターン検出回路のビットパターン
図である。
図である。
１〜１４、２１−１〜２１−２８，ＥＸＮＯＲ回路１５
，シフトレジスタ １６、１９，加算器 １７，フリップフロップ １８，セレクタ ２０，比較器
，シフトレジスタ １６、１９，加算器 １７，フリップフロップ １８，セレクタ ２０，比較器
Claims (1)
- 【請求項１】 基地局と移動局の間で、受信信号の同
期パターンを検出する時に、基地局から移動局へ送られ
た受信信号のビットパターンと予め決められた同期パタ
ーンとを１ビット毎に一致或いは不一致検出して、一致
或いは不一致した数を加算して予め決められた許容数と
の大小比較により同期パターンを検出する同期パターン
検出回路において、前記受信信号と前記同期パターンと
を受けて、前記受信信号のビットパターンを１ビットず
つシフトさせて得られた奇数番目或いは偶数番目の複数
のビットパターンと、前記予め決められた同期パターン
の複数のビットパターンのうちシンボルクロックに応じ
て交互に抽出された奇数番目のビットパターンと偶数番
目のビットパターンの一致或いは不一致検出を行う検出
部（１）と、前記一致或いは不一致検出した出力を加算
する第１の加算部（２）と、前記第１の加算部（２）の
加算された出力を前記受信信号の１クロック分遅延させ
る遅延部（３）と、前記第１の加算部（２）の出力と前
記遅延部（３）の出力とを加算する第２の加算部（４）
と、前記第２の加算部（４）の出力が予め決められた設
定数と比較して同期パターンを検出する比較部（５）と
を備えたことを特徴とする同期パターン検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057420A JPH04291848A (ja) | 1991-03-20 | 1991-03-20 | 同期パターン検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057420A JPH04291848A (ja) | 1991-03-20 | 1991-03-20 | 同期パターン検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291848A true JPH04291848A (ja) | 1992-10-15 |
Family
ID=13055160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3057420A Withdrawn JPH04291848A (ja) | 1991-03-20 | 1991-03-20 | 同期パターン検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04291848A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6195402B1 (en) | 1996-09-25 | 2001-02-27 | Matsushita Electric Industrial Co., Ltd. | Pattern matching apparatus |
| US6393082B1 (en) | 1997-11-06 | 2002-05-21 | Nec Corporation | Signal synchronism detecting circuit |
-
1991
- 1991-03-20 JP JP3057420A patent/JPH04291848A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6195402B1 (en) | 1996-09-25 | 2001-02-27 | Matsushita Electric Industrial Co., Ltd. | Pattern matching apparatus |
| US6393082B1 (en) | 1997-11-06 | 2002-05-21 | Nec Corporation | Signal synchronism detecting circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |