JPH04196837A - Ｐｎパターンエラー検出回路 - Google Patents
Ｐｎパターンエラー検出回路Info
- Publication number
- JPH04196837A JPH04196837A JP32750590A JP32750590A JPH04196837A JP H04196837 A JPH04196837 A JP H04196837A JP 32750590 A JP32750590 A JP 32750590A JP 32750590 A JP32750590 A JP 32750590A JP H04196837 A JPH04196837 A JP H04196837A
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- Detection And Prevention Of Errors In Transmission (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
通信回線のエラー測定に使用されるＰＮパターンのエラ
ーを検出する回路に関し、 受信ＰＮパターンに同期した 正しいＰＮパターンを発
生することにより、正確にＰＮパターンエラーを検出で
きるＰＮパターンエラー検出回路を提供することを目的
とし、 受信ＰＮパターンを入力する第１のｎビットシフト手段
と、第１のｎビットシフト手段の第ｍビットの出力と第
ｎビットの出力との排他的論理和をとる第１の排他的論
理和手段と、第１の排他的論理和手段より出力するＰＮ
パターンと受信ＰＮパターンとの比較を行う第２の排他
的論理和手段と、第２の排他的論理和手段より出力する
比較結果の一致の数をカウントする計数手段と、ＰＮパ
ターンを自己発生する第２のｎビットシフト手段と、第
２のｎビットシフト手段の第ｍビットの出力と第ｎビッ
トの出力との排他的論理和をとる第３の排他的論理和手
段と、第３の排他的論理和手段より出力するＰＮパター
ンと受信ＰＮパターンとの比較を行う第４の排他的論理
和手段とを備え構成する。
ーを検出する回路に関し、 受信ＰＮパターンに同期した 正しいＰＮパターンを発
生することにより、正確にＰＮパターンエラーを検出で
きるＰＮパターンエラー検出回路を提供することを目的
とし、 受信ＰＮパターンを入力する第１のｎビットシフト手段
と、第１のｎビットシフト手段の第ｍビットの出力と第
ｎビットの出力との排他的論理和をとる第１の排他的論
理和手段と、第１の排他的論理和手段より出力するＰＮ
パターンと受信ＰＮパターンとの比較を行う第２の排他
的論理和手段と、第２の排他的論理和手段より出力する
比較結果の一致の数をカウントする計数手段と、ＰＮパ
ターンを自己発生する第２のｎビットシフト手段と、第
２のｎビットシフト手段の第ｍビットの出力と第ｎビッ
トの出力との排他的論理和をとる第３の排他的論理和手
段と、第３の排他的論理和手段より出力するＰＮパター
ンと受信ＰＮパターンとの比較を行う第４の排他的論理
和手段とを備え構成する。
本発明は、通信回線のエラー測定に使用されるＰＮパタ
ーンのエラーを検出する回路に関する。
ーンのエラーを検出する回路に関する。
ディジタル通信において、回線のエラーレイトを測定す
るとき、単純なパターンのデータを使用するのでなく、
例えばＰＮパターン等のランダムなパターンを使用して
いる。
るとき、単純なパターンのデータを使用するのでなく、
例えばＰＮパターン等のランダムなパターンを使用して
いる。
一般的にディジタル回線のエラーレイトは非常に低いの
でエラーレイトを正確に測定するためには受信データの
エラーを正確に検出することが必要である。
でエラーレイトを正確に測定するためには受信データの
エラーを正確に検出することが必要である。
かかるエラー検出を正確に行う事のできるエラー検出回
路が要求されている。
路が要求されている。
〔従来の技術］
第３図は従来例（Ｉ）を説明する図、第４図は従来例（
ｎ）を説明する図である。
ｎ）を説明する図である。
第３図に示す従来例（Ｉ）は、受信ＰＮパターンを入力
し、１ビツトずつシフトするｎビットシフトレジスタ１
１と、 ｎビットシフトレジスタ１１の第ｍビットと第ｎ上・シ
トとの排他的論理和をとりＰＮパターンを出力する排他
的論理和回路（以下ＥＸ−ＯＲ回路と称する）２１と、 ＥＸ−ＯＲ回路２１より出力するＰＮパターンと受信Ｐ
Ｎパターンとを比較するＥＸ−ＯＲ回路、３１から構成
している。
し、１ビツトずつシフトするｎビットシフトレジスタ１
１と、 ｎビットシフトレジスタ１１の第ｍビットと第ｎ上・シ
トとの排他的論理和をとりＰＮパターンを出力する排他
的論理和回路（以下ＥＸ−ＯＲ回路と称する）２１と、 ＥＸ−ＯＲ回路２１より出力するＰＮパターンと受信Ｐ
Ｎパターンとを比較するＥＸ−ＯＲ回路、３１から構成
している。
この回路では、比較結果が一致したとき、［ロウ」 （
以下ｒＬ」と称する）レベルを出力し、不一致のときは
「ハイ」 （以下「Ｈ」と称する）レベルを出力する。
以下ｒＬ」と称する）レベルを出力し、不一致のときは
「ハイ」 （以下「Ｈ」と称する）レベルを出力する。
第４図に示す従来例（Ｉ［）は受信ＰＮパターンを順次
入力し、前以って設定しである固定パターンに一致した
ことを検出するｎビット固定パターン検出回路１１Ｂと
、 ＰＮパターンを自己発生するｎビットシフトレジスタ１
１とＥＸ−ＯＲ回路２１と、 ＥＸ−ＯＲ回路２１より出力する自己発生したＰＮパタ
ーンと受信ＰＮパターンとを比較するＥＸ−ＯＲ回路３
１から構成している。
入力し、前以って設定しである固定パターンに一致した
ことを検出するｎビット固定パターン検出回路１１Ｂと
、 ＰＮパターンを自己発生するｎビットシフトレジスタ１
１とＥＸ−ＯＲ回路２１と、 ＥＸ−ＯＲ回路２１より出力する自己発生したＰＮパタ
ーンと受信ＰＮパターンとを比較するＥＸ−ＯＲ回路３
１から構成している。
この従来例（ＩＩ）では、ｎビット固定パターン検出回
路１１Ｂが前以って設定しである固定パターンに一致し
たことを検出したときに、その固定パターンをｎビット
シフトレジスタ１１にロードする。
路１１Ｂが前以って設定しである固定パターンに一致し
たことを検出したときに、その固定パターンをｎビット
シフトレジスタ１１にロードする。
固定パターンをロードした後は、ｎビットシフトレジス
タ１１．とＥＸ−ＯＲ回路２１でＰＮパターンを自己発
生する。
タ１１．とＥＸ−ＯＲ回路２１でＰＮパターンを自己発
生する。
受信ＰＮパターンと自己発生したＰＮパターンとの比較
をＥＸ−ＯＲ回路３１て行い、エラーか発生したときは
「Ｈ」レベルを出力する。
をＥＸ−ＯＲ回路３１て行い、エラーか発生したときは
「Ｈ」レベルを出力する。
上述の従来例（Ｉ）においては、受信ＰＮパターンに１
ビツトのエラーが発生したときは、次の３回エラーが発
生したとカウントしてしまう。
ビツトのエラーが発生したときは、次の３回エラーが発
生したとカウントしてしまう。
（１） エラーＰＮパターンを受信したとき。
このときは、ＥＸ−ＯＲ回路２１から出力するＰＮパタ
ーンは正常である。
ーンは正常である。
（２） エラービットが第ｍビットまでシフトされた
とき。
とき。
このときは、受信ＰＮパターンは正常である。
（３） エラービットが第ｎビットまでシフトされた
とき。
とき。
このときは、受信ＰＮパターンは正常である。
また、従来例（ＩＩ）においては、受信ＰＮパターンが
エラーを起こし、検出する固定パターンと誤って一致し
た場合、以降の受信ＰＮパターンと自己発生するＰＮパ
ターンの位相がずれるため、次に、正しい固定パターン
を検出するまで、正しいＰＮパターンを受信しているに
もかかわらず、エラーとして検出してしまう。
エラーを起こし、検出する固定パターンと誤って一致し
た場合、以降の受信ＰＮパターンと自己発生するＰＮパ
ターンの位相がずれるため、次に、正しい固定パターン
を検出するまで、正しいＰＮパターンを受信しているに
もかかわらず、エラーとして検出してしまう。
本発明は、受信ＰＮパターンに同期した 正しく１）Ｐ
Ｎパターンを発生することにより、正確にＰＮパターン
エラーを検出できるＰＮパターンエラー検出回路を提供
することを目的とする。
Ｎパターンを発生することにより、正確にＰＮパターン
エラーを検出できるＰＮパターンエラー検出回路を提供
することを目的とする。
第１図は本発明の詳細な説明するブロック図を示す。
第１図に示す本発明の原理ブロック図中の１０は受信Ｐ
Ｎパターンを入力する第１のｎビットシフト手段であり
、２０は第１のｎビットシフト手段１０の第ｍビットの
出力と第ｎビットの出力との排他的論理和をとる第１の
排他的論理和手段であり、３０は第１の排他的論理和手
段２０より出力するＰＮパターンと受信ＰＮパターンと
の比較を行う第２の排他的論理和手段であり、４０は第
２の排他的論理和手段３０より出力する比較結果の一致
の数をカウントする計数手段である。
Ｎパターンを入力する第１のｎビットシフト手段であり
、２０は第１のｎビットシフト手段１０の第ｍビットの
出力と第ｎビットの出力との排他的論理和をとる第１の
排他的論理和手段であり、３０は第１の排他的論理和手
段２０より出力するＰＮパターンと受信ＰＮパターンと
の比較を行う第２の排他的論理和手段であり、４０は第
２の排他的論理和手段３０より出力する比較結果の一致
の数をカウントする計数手段である。
また、５０はＰＮパターンを自己発生するための第２の
ｎビットシフト手段であり、６０は第２のｎビットシフ
ト手段５０の第ｍビットの出力と第ｎビットの出力との
排他的論理和をとる第３の排他的論理和手段であり、７
０は第３の排他的論理和手段６０より出力するＰＮパタ
ーンと受信ＰＮパターンとの比較を行う第４の排他的論
理和手段であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。
ｎビットシフト手段であり、６０は第２のｎビットシフ
ト手段５０の第ｍビットの出力と第ｎビットの出力との
排他的論理和をとる第３の排他的論理和手段であり、７
０は第３の排他的論理和手段６０より出力するＰＮパタ
ーンと受信ＰＮパターンとの比較を行う第４の排他的論
理和手段であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。
受信ＰＮパターンを入力として、第１のｎビットシフト
レジスタ１０と第１の排他的論理和手段２０によりＰＮ
パターンを発生させる。
レジスタ１０と第１の排他的論理和手段２０によりＰＮ
パターンを発生させる。
受信ＰＮパターンと第１の排他的論理和手段２０により
発生したＰＮパターンとを比較し、ｎビット連続してエ
ラー無しを計数手段４０で計数したときキャリイアウド
ＣＯを出力する。
発生したＰＮパターンとを比較し、ｎビット連続してエ
ラー無しを計数手段４０で計数したときキャリイアウド
ＣＯを出力する。
このキャリイアウドＣＯをロード信号として、第１のｎ
ビットシフト手段１０の内容を第２のｎビットシフト手
段５０にロードし、以降ロードしたパターンを基準とし
て、受信ＰＮパターンに同期したエラー検出用のＰＮパ
ターンを自己発生する。
ビットシフト手段１０の内容を第２のｎビットシフト手
段５０にロードし、以降ロードしたパターンを基準とし
て、受信ＰＮパターンに同期したエラー検出用のＰＮパ
ターンを自己発生する。
従って、受信ＰＮパターンに１ビツトのエラーが発生し
たときは、１ビツトのエラーとして検出することが可能
となり、正確にエラー検出を行うことが可能となる。
たときは、１ビツトのエラーとして検出することが可能
となり、正確にエラー検出を行うことが可能となる。
以下本発明の要旨を第２図に示す実施例により具体的に
説明する。
説明する。
第２図は本発明の詳細な説明する図を示す。
なお、全図を通じて同一符号は同一対象物を示す第２図
に示す本発明の実施例は、ＰＨ１段の例である。
に示す本発明の実施例は、ＰＨ１段の例である。
図中のＩＩＡ、５１は７ビツトシフトレジスタ、２１．
３１．６１．７１はＥＸ−ＯＲ回路、４１は７進カウン
タである。
３１．６１．７１はＥＸ−ＯＲ回路、４１は７進カウン
タである。
シフトレジスタＩＩＡの第６ビツトと第７ビツトの排他
的論理和をＥＸ−ＯＲ回路２１でとり、ＰＮパターンを
発生させる。
的論理和をＥＸ−ＯＲ回路２１でとり、ＰＮパターンを
発生させる。
排他的論理和をＥＸ−ＯＲ回路２１の出力のＰＮパター
ンと受信ＰＮパターンと比較を行い一致したているか不
一致であるかをＥＸ−ＯＲ回路３１で検出する。
ンと受信ＰＮパターンと比較を行い一致したているか不
一致であるかをＥＸ−ＯＲ回路３１で検出する。
一致しているときはＥＸ−ＯＲ回路３１の出力は「Ｌ」
レベルであり、この「Ｌ」レベルを反転して「Ｈ」レベ
ルとして、７進カウンタ４１にキャリイイン信号ＣＩと
して入力し、エラー無しのデータ数をカウントする。
レベルであり、この「Ｌ」レベルを反転して「Ｈ」レベ
ルとして、７進カウンタ４１にキャリイイン信号ＣＩと
して入力し、エラー無しのデータ数をカウントする。
７進カウンタ４Ｉは、「Ｈ」レベルのパルスが入力する
ごとに歩進し、７パルスカウントしたときにキャリイＣ
Ｏを出力する。
ごとに歩進し、７パルスカウントしたときにキャリイＣ
Ｏを出力する。
７パルスカウントする以前に不一致が発生すると、ＥＸ
−ＯＲ回路３１は「Ｈ」レベルを出方するので、この信
号をロード信号ＬＤとして「ｏ」をロードして「０」か
らカウントを再開する。
−ＯＲ回路３１は「Ｈ」レベルを出方するので、この信
号をロード信号ＬＤとして「ｏ」をロードして「０」か
らカウントを再開する。
７進カウンタ４１のキャリイＣＯにより、そのときの７
ビツトシフトレジスタＩＩＡの内容を７ビツトシフトレ
ジスタ５１にロードする。
ビツトシフトレジスタＩＩＡの内容を７ビツトシフトレ
ジスタ５１にロードする。
ロードした後は、７ビツトシフトレジスタ５１の第６ビ
ツトと第７ビツトの排他的論理和をＥＸ−ＯＲ回路６１
でとり、その出力を７ビツトシフトレジスタ５１の入力
に戻すことにより、ＰＮパターンを自己発生させ、自己
発生したＰＮパターンと受信ＰＮパターンとをＥＸ−Ｏ
Ｒ回路７１で比較することによりエラー検出を行う。
ツトと第７ビツトの排他的論理和をＥＸ−ＯＲ回路６１
でとり、その出力を７ビツトシフトレジスタ５１の入力
に戻すことにより、ＰＮパターンを自己発生させ、自己
発生したＰＮパターンと受信ＰＮパターンとをＥＸ−Ｏ
Ｒ回路７１で比較することによりエラー検出を行う。
７ビツトカウンタ４１は７パルスのカウントを行うとキ
ャリイＣＯを出力し、キャリイＣＯを反転してイネーブ
ル信号ＥＮとしているのでその状態で停止する。
ャリイＣＯを出力し、キャリイＣＯを反転してイネーブ
ル信号ＥＮとしているのでその状態で停止する。
従って、ＥＸ−ＯＲ回路３１が一致を出力し続けている
ときは、キャリイＣＯが出つづけているので、７ビツト
シフトレジスタＩＩＡの内容を７ビツトシフトレジスタ
５１にロードしつづける。
ときは、キャリイＣＯが出つづけているので、７ビツト
シフトレジスタＩＩＡの内容を７ビツトシフトレジスタ
５１にロードしつづける。
また不一致のときには、キャリイＣＯが出力されないの
で、７ビツトシフトレジスタＩＩＡの内容を７ビツトシ
フトレジスタ５１にロードせず、ＰＮパターンを自己発
生する。
で、７ビツトシフトレジスタＩＩＡの内容を７ビツトシ
フトレジスタ５１にロードせず、ＰＮパターンを自己発
生する。
以上のように構成することにより、ＰＮパターンのエラ
ー検出を正しく行うことができる。
ー検出を正しく行うことができる。
、〔発明の効果〕
以上のような本発明によれば、受信ＰＮパターンのｎビ
ットエラー無しを検出し、そのときの受信ＰＮパターン
を基準として、受信ＰＮパターンに同期したＰＮパター
ンを自己発生しているので、正しくエラー検出を行うこ
とができ、且つ短時間（（２ｎ＋１）ビット）でＰＮパ
ターンを自己発生することができるＰＮパターンエラー
検出回路を提供することができる。
ットエラー無しを検出し、そのときの受信ＰＮパターン
を基準として、受信ＰＮパターンに同期したＰＮパター
ンを自己発生しているので、正しくエラー検出を行うこ
とができ、且つ短時間（（２ｎ＋１）ビット）でＰＮパ
ターンを自己発生することができるＰＮパターンエラー
検出回路を提供することができる。
第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明する図、 第３図は従来例（Ｉ）を説明する図、 第４図は従来例（Ｉ［）を説明する図、をそれぞれ示す
。 図において、 １０は第１のｎビットシフト手段 １１はｎビットシフトレジスタ、 １１Ａ、５１は７ビツトシフトレジスタ、ｌｌＢはｎビ
ット固定パターン検出回路、２０は第１の排他的論理和
手段、 ２１．３１．６１．７１はＥＸ−ＯＲ回路、３０は第２
の排他的論理和手段、 ４０は計数手段、 ４１は７進カウンタ、 ５０は第２のｎビットシフト手段 ６０は第３の排他的論理和手段、 ７０は第４の排他的論理和手段、 をそれぞれ示す。 ］ 本発明の詳細な説明するブロック図 第１図 従来例（Ｉ）を説明する図 第３図
本発明の詳細な説明する図、 第３図は従来例（Ｉ）を説明する図、 第４図は従来例（Ｉ［）を説明する図、をそれぞれ示す
。 図において、 １０は第１のｎビットシフト手段 １１はｎビットシフトレジスタ、 １１Ａ、５１は７ビツトシフトレジスタ、ｌｌＢはｎビ
ット固定パターン検出回路、２０は第１の排他的論理和
手段、 ２１．３１．６１．７１はＥＸ−ＯＲ回路、３０は第２
の排他的論理和手段、 ４０は計数手段、 ４１は７進カウンタ、 ５０は第２のｎビットシフト手段 ６０は第３の排他的論理和手段、 ７０は第４の排他的論理和手段、 をそれぞれ示す。 ］ 本発明の詳細な説明するブロック図 第１図 従来例（Ｉ）を説明する図 第３図
Claims (1)
- 【特許請求の範囲】 通信回線のエラー測定に使用されるＰＮパターンのエラ
ーを検出する回路であって、 受信ＰＮパターンを入力する第１のｎビットシフト手段
（１０）と、 前記第１のｎビットシフト手段（１０）の第ｍビットの
出力と第ｎビットの出力との排他的論理和をとる第１の
排他的論理和手段（２０）と、前記第１の排他的論理和
手段（２０）より出力するＰＮパターンと受信ＰＮパタ
ーンとの比較を行う第２の排他的論理和手段（３０）と
、 前記第２の排他的論理和手段（３０）より出力する比較
結果の一致の数をカウントする計数手段（４０）と、 ＰＮパターンを自己発生する第２のｎビットシフト手段
（５０）と、 前記第２のｎビットシフト手段（５０）の第ｍビットの
出力と第ｎビットの出力との排他的論理和をとる第３の
排他的論理和手段（６０）と、前記第３の排他的論理和
手段（６０）より出力するＰＮパターンと受信ＰＮパタ
ーンとの比較を行う第４の排他的論理和手段（７０）と
を備えたことを特徴とするＰＮパターンエラー検出回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32750590A JPH04196837A (ja) | 1990-11-28 | 1990-11-28 | Ｐｎパターンエラー検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32750590A JPH04196837A (ja) | 1990-11-28 | 1990-11-28 | Ｐｎパターンエラー検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04196837A true JPH04196837A (ja) | 1992-07-16 |
Family
ID=18199892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32750590A Pending JPH04196837A (ja) | 1990-11-28 | 1990-11-28 | Ｐｎパターンエラー検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04196837A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014216999A (ja) * | 2013-04-30 | 2014-11-17 | アイコム株式会社 | ビットエラー測定装置および無線機 |
-
1990
- 1990-11-28 JP JP32750590A patent/JPH04196837A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014216999A (ja) * | 2013-04-30 | 2014-11-17 | アイコム株式会社 | ビットエラー測定装置および無線機 |
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