JPH04291954A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04291954A JPH04291954A JP3057468A JP5746891A JPH04291954A JP H04291954 A JPH04291954 A JP H04291954A JP 3057468 A JP3057468 A JP 3057468A JP 5746891 A JP5746891 A JP 5746891A JP H04291954 A JPH04291954 A JP H04291954A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関し
、より詳しくはスタティックメモリセルを備えた半導体
記憶装置に関する。
、より詳しくはスタティックメモリセルを備えた半導体
記憶装置に関する。
【０００２】ＧａＡｓ等の化合物半導体は、シリコンに
比べて電子移動度が５倍程度大きく、低電圧での高速信
号処理に適している。このため、超高速・高集積の理論
回路装置への応用に最適である。その中で、高速読出／
書込可能な記憶回路への適用は論理回路システムの実動
作時の演算速度を向上する重要な技術となる。
比べて電子移動度が５倍程度大きく、低電圧での高速信
号処理に適している。このため、超高速・高集積の理論
回路装置への応用に最適である。その中で、高速読出／
書込可能な記憶回路への適用は論理回路システムの実動
作時の演算速度を向上する重要な技術となる。
【０００３】
【従来の技術】化合物半導体記憶装置において、ショッ
トキーゲート型電界効果トランジスタ（ＭＥＳＦＥＴ）
を基本素子とするスタティックメモリセルが提案され
、その一例の等価回路を示すと図３に示すようになる。
トキーゲート型電界効果トランジスタ（ＭＥＳＦＥＴ）
を基本素子とするスタティックメモリセルが提案され
、その一例の等価回路を示すと図３に示すようになる。
【０００４】このセルは、ゲートとソースを短絡したデ
プレッション型ＭＥＳＦＥＴ６とこれに直列接続したエ
ンハンスメント型ＭＥＳＦＥＴ１からなるインバータ１
１を２個従属接続して論理Ｈｉｇｈ又はＬｏｗ 状態を
保持するものである。
プレッション型ＭＥＳＦＥＴ６とこれに直列接続したエ
ンハンスメント型ＭＥＳＦＥＴ１からなるインバータ１
１を２個従属接続して論理Ｈｉｇｈ又はＬｏｗ 状態を
保持するものである。
【０００５】ところが、ＭＥＳＦＥＴは、図４に示すよ
うにそのゲート電極ｇと化合物半導体ａとがショットキ
ー接合しているために、ゲート電極ｇに印加するＨｉｇ
ｈレベル電圧は０．６Ｖ程度であり、論理振幅が同回路
方式のシリコン記憶装置に比べて著しく小さい。
うにそのゲート電極ｇと化合物半導体ａとがショットキ
ー接合しているために、ゲート電極ｇに印加するＨｉｇ
ｈレベル電圧は０．６Ｖ程度であり、論理振幅が同回路
方式のシリコン記憶装置に比べて著しく小さい。
【０００６】このため、この種の装置はソフトエラー耐
量が小さいといった不都合がある。
量が小さいといった不都合がある。
【０００７】即ち、図４（Ｂ） に示すように、自然界
又は半導体装置のパッケージ中の放射性金属から発生し
た放射線、例えばα線が半導体装置内に入射して電子−
正孔対を生成し、これにより書込状態にあるメモリセル
のエンハンスメント型ＭＥＳＦＥＴ１にキャリアが流入
して論理状態を反転してしまう。
又は半導体装置のパッケージ中の放射性金属から発生し
た放射線、例えばα線が半導体装置内に入射して電子−
正孔対を生成し、これにより書込状態にあるメモリセル
のエンハンスメント型ＭＥＳＦＥＴ１にキャリアが流入
して論理状態を反転してしまう。
【０００８】例えば、一方のインバータ１１ｂの出力端
ＯＵＴＢ が高レベル電圧で、他方の出力端ＯＵＴＡ
が低レベル電圧の場合に、放射線によってその出力端Ｏ
ＵＴＢ のエンハンスメント型ＭＥＳＦＥＴ１のゲート
が開き、２つの出力端ＯＵＴＡ 、ＯＵＴＢ から一時
的に低レベルの信号が出たとすると、この後のメモリが
以前と同じ状態を保持するという保証はできないことに
なる。
ＯＵＴＢ が高レベル電圧で、他方の出力端ＯＵＴＡ
が低レベル電圧の場合に、放射線によってその出力端Ｏ
ＵＴＢ のエンハンスメント型ＭＥＳＦＥＴ１のゲート
が開き、２つの出力端ＯＵＴＡ 、ＯＵＴＢ から一時
的に低レベルの信号が出たとすると、この後のメモリが
以前と同じ状態を保持するという保証はできないことに
なる。
【０００９】この対策としては、図３に示すように、放
射線によって生成した電荷を蓄積できるように、メモリ
セルの低電圧源Ｖｓｓ側のエンハンスメント型ＭＥＳＦ
ＥＴ１のソース・ドレイン間にコンデンサＣを取付けて
、そのＭＥＳＦＥＴ１が、放射線による電荷生成時にも
導通しないようにして論理反転が生じないようにしてい
る。
射線によって生成した電荷を蓄積できるように、メモリ
セルの低電圧源Ｖｓｓ側のエンハンスメント型ＭＥＳＦ
ＥＴ１のソース・ドレイン間にコンデンサＣを取付けて
、そのＭＥＳＦＥＴ１が、放射線による電荷生成時にも
導通しないようにして論理反転が生じないようにしてい
る。
【００１０】
【発明が解決しようとする課題】しかし、このコンデン
サＣは、図５に示すようにインバータ１１における２つ
のＭＥＳＦＥＴ１、６の接続領域Ｗに第１の電極ｘを設
けるとともに、その上に誘電体膜ｙを介して第２の電極
ｚを形成する構造となっているために、メモリーセルの
所要面積が大きくなってしまい、面積当たりの記憶容量
を下げるといった問題がある。
サＣは、図５に示すようにインバータ１１における２つ
のＭＥＳＦＥＴ１、６の接続領域Ｗに第１の電極ｘを設
けるとともに、その上に誘電体膜ｙを介して第２の電極
ｚを形成する構造となっているために、メモリーセルの
所要面積が大きくなってしまい、面積当たりの記憶容量
を下げるといった問題がある。
【００１１】本発明はこのような問題に鑑みてなされた
ものであって、面積当たりの記憶容量を下げることなく
、記憶回路の放射線耐量を高めることができる半導体記
憶装置を提供することを目的とする。
ものであって、面積当たりの記憶容量を下げることなく
、記憶回路の放射線耐量を高めることができる半導体記
憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記した課題は、図１に
例示するように、２つのインバータセル１１を備えたス
タティックメモリを有する半導体記憶装置において、前
記インバータセル１１を構成するエンハンスメント型ト
ランジスタ１を覆う層間絶縁膜１３の膜厚を他の領域よ
りも薄くするとともに、少なくとも前記エンハンスメン
ト型トランジスタ１の上の前記層間絶縁膜１３上に導電
膜１４を形成したことを特徴とする半導体記憶装置によ
って達成する。
例示するように、２つのインバータセル１１を備えたス
タティックメモリを有する半導体記憶装置において、前
記インバータセル１１を構成するエンハンスメント型ト
ランジスタ１を覆う層間絶縁膜１３の膜厚を他の領域よ
りも薄くするとともに、少なくとも前記エンハンスメン
ト型トランジスタ１の上の前記層間絶縁膜１３上に導電
膜１４を形成したことを特徴とする半導体記憶装置によ
って達成する。
【００１３】または、前記エンハンスメント型トランジ
スタ１がショットキーゲート電界効果トランジスタであ
ることを特徴とする半導体記憶装置によって達成する。
スタ１がショットキーゲート電界効果トランジスタであ
ることを特徴とする半導体記憶装置によって達成する。
【００１４】
【作 用】本発明によれば、スタティックメモリのイ
ンバータセル１１を構成するエンハンスメント型トラン
ジスタ１を覆う層間絶縁膜１３の膜厚を他の領域よりも
薄くするとともに、薄い層間絶縁膜１３上に導電膜１４
を形成している。
ンバータセル１１を構成するエンハンスメント型トラン
ジスタ１を覆う層間絶縁膜１３の膜厚を他の領域よりも
薄くするとともに、薄い層間絶縁膜１３上に導電膜１４
を形成している。
【００１５】このため、トランジスタ１のドレイン電極
とその上の層間絶縁膜１３、導電膜１４とによって第１
のキャパシタが構成され、また、ソース電極とその上の
層間絶縁膜１３、導電膜１４とによって第２のキャパシ
タが形成され、これらのキャパシタは直列に接続されて
トランジスタ１のソース・ドレイン間に挿入される。
とその上の層間絶縁膜１３、導電膜１４とによって第１
のキャパシタが構成され、また、ソース電極とその上の
層間絶縁膜１３、導電膜１４とによって第２のキャパシ
タが形成され、これらのキャパシタは直列に接続されて
トランジスタ１のソース・ドレイン間に挿入される。
【００１６】したがって、ソフトエラー防止のためにソ
ース・ドレイン間に接続されるキャパシタの形成領域を
基板面に確保する必要がなくなり、面積当たりの記憶容
量が大きくなる。
ース・ドレイン間に接続されるキャパシタの形成領域を
基板面に確保する必要がなくなり、面積当たりの記憶容
量が大きくなる。
【００１７】また、第２の発明によれば、エンハンスメ
ント型トランジスタ１としてショットキーゲート電界効
果トランジスタを用いているために、ショットキーゲー
ト電界効果トランジスタからなる記憶回路のソフトエラ
ー対策を集積度を低下させずに実現されることになる。
ント型トランジスタ１としてショットキーゲート電界効
果トランジスタを用いているために、ショットキーゲー
ト電界効果トランジスタからなる記憶回路のソフトエラ
ー対策を集積度を低下させずに実現されることになる。
【００１８】
【実施例】図１は、本発明の一実施例を示す平面図及び
断面図である。
断面図である。
【００１９】図において符号１は、インバータ１１を構
成するエンハンスメント型のＭＥＳＦＥＴで、ＧａＡｓ
よりなる化合物半導体基板１２にシリコン等をイオン注
入して形成した第１のｎ型活性層２に形成され、このエ
ンハンスメント型ＭＥＳＦＥＴは、その活性層２の低不
純物領域２ａにショットキー接触するアルミニウムより
なるゲート電極３と、その両脇の高不純物領域２ｂ、２
ｃの上に抵抗接触するＡｕＧｅ／Ｎｉ／Ａｕよりなるソ
ース電極４及びドレイン電５極とを有している。
成するエンハンスメント型のＭＥＳＦＥＴで、ＧａＡｓ
よりなる化合物半導体基板１２にシリコン等をイオン注
入して形成した第１のｎ型活性層２に形成され、このエ
ンハンスメント型ＭＥＳＦＥＴは、その活性層２の低不
純物領域２ａにショットキー接触するアルミニウムより
なるゲート電極３と、その両脇の高不純物領域２ｂ、２
ｃの上に抵抗接触するＡｕＧｅ／Ｎｉ／Ａｕよりなるソ
ース電極４及びドレイン電５極とを有している。
【００２０】６は、インバータ１１を構成するデプレッ
ション型のＭＥＳＦＥＴで、エンハンスメント型のＭＥ
ＳＦＥＴ１の側方の第２のｎ型活性層７に形成されてお
り、このＭＥＳＦＥＴ６は、第２のｎ型活性層７の低不
純物領域７ａにショットキー接触するアルミニウムより
なるゲート電極８と、その両脇の高不純物領域７ｂ、７
ｃの上に抵抗接触するＡｕＧｅ／Ｎｉ／Ａｕによりなる
ソース電極９及びドレイン電極１０とを有している。そ
の低不純物領域７ａの不純物濃度はエンハンスメント型
ＭＥＳＦＥＴ１の低不純物領域２ａよりも低くなってい
る。
ション型のＭＥＳＦＥＴで、エンハンスメント型のＭＥ
ＳＦＥＴ１の側方の第２のｎ型活性層７に形成されてお
り、このＭＥＳＦＥＴ６は、第２のｎ型活性層７の低不
純物領域７ａにショットキー接触するアルミニウムより
なるゲート電極８と、その両脇の高不純物領域７ｂ、７
ｃの上に抵抗接触するＡｕＧｅ／Ｎｉ／Ａｕによりなる
ソース電極９及びドレイン電極１０とを有している。そ
の低不純物領域７ａの不純物濃度はエンハンスメント型
ＭＥＳＦＥＴ１の低不純物領域２ａよりも低くなってい
る。
【００２１】１３は、インバータ１１を覆うＳｉＯ２等
よりなる層間絶縁膜で、この層間絶縁膜１３は、第１の
ｎ型活性層２の上方では例えば０．５μｍと薄く形成さ
れる一方、その周辺や第２のｎ型活性層７の上方では例
えば数μｍ程度に厚く形成されており、第１のｎ型活性
層２の上の薄い層間絶縁膜１３が誘電体となって、その
上に積層される導電膜１４とその下のソース電極４、ド
レイン電極５によってキャパシタＣが構成されている。
よりなる層間絶縁膜で、この層間絶縁膜１３は、第１の
ｎ型活性層２の上方では例えば０．５μｍと薄く形成さ
れる一方、その周辺や第２のｎ型活性層７の上方では例
えば数μｍ程度に厚く形成されており、第１のｎ型活性
層２の上の薄い層間絶縁膜１３が誘電体となって、その
上に積層される導電膜１４とその下のソース電極４、ド
レイン電極５によってキャパシタＣが構成されている。
【００２２】インバータ１１は、デプレッション型ＭＥ
ＳＦＥＴ６及びエンハンスメント型ＭＥＳＦＥＴ１によ
って構成され、デプレッション型ＭＥＳＦＥＴ６のゲー
ト電極８とソース電極９は配線層（不図示）により短絡
され、しかも、そのソース電極９はエンハンスメント型
ＭＥＳＦＥＴ１のドレイン電極５に接続され、その等価
回路は図３の一点鎖線で示すようになっている。
ＳＦＥＴ６及びエンハンスメント型ＭＥＳＦＥＴ１によ
って構成され、デプレッション型ＭＥＳＦＥＴ６のゲー
ト電極８とソース電極９は配線層（不図示）により短絡
され、しかも、そのソース電極９はエンハンスメント型
ＭＥＳＦＥＴ１のドレイン電極５に接続され、その等価
回路は図３の一点鎖線で示すようになっている。
【００２３】そして、高（Ｈ）レベルの信号がエンハン
スメント型ＭＥＳＦＥＴ１のゲート電極３に入力すると
、低電圧電源Ｖｓｓに接続されたソース電極４からドレ
イン電極５に電子が移動してドレイン電極５は、低レベ
ル状態になる。また、低レベルの信号がエンハンスメン
ト型ＭＥＳＦＥＴ１のゲート電極３に入力すると、その
ドレイン電極５が高レベル状態になる。
スメント型ＭＥＳＦＥＴ１のゲート電極３に入力すると
、低電圧電源Ｖｓｓに接続されたソース電極４からドレ
イン電極５に電子が移動してドレイン電極５は、低レベ
ル状態になる。また、低レベルの信号がエンハンスメン
ト型ＭＥＳＦＥＴ１のゲート電極３に入力すると、その
ドレイン電極５が高レベル状態になる。
【００２４】また、インバータ１１は、同一構造の他の
インバータ１１と従属接合されて１つのスタティックメ
モリセルとなり、図３に示す等価回路を構成する。この
場合、他方のインバータ１１のエンハンスメント型ＭＥ
ＳＦＥＴ１を覆う層間絶縁膜１３も薄層化され、その上
に導電膜１４が形成されてコンデンサＣを構成している
。
インバータ１１と従属接合されて１つのスタティックメ
モリセルとなり、図３に示す等価回路を構成する。この
場合、他方のインバータ１１のエンハンスメント型ＭＥ
ＳＦＥＴ１を覆う層間絶縁膜１３も薄層化され、その上
に導電膜１４が形成されてコンデンサＣを構成している
。
【００２５】なお、図中符号１５は、導電膜１４の上に
形成された第二の層間絶縁膜、１６は、第二の層間絶縁
膜１５の上に形成された配線層を示している。
形成された第二の層間絶縁膜、１６は、第二の層間絶縁
膜１５の上に形成された配線層を示している。
【００２６】この実施例において、エンハンスメント型
ＭＥＳＦＥＴ１のドレイン電極５と、薄い層間絶縁膜１
３及びその上の導電膜１４によって第１のキャパシタＣ
ａ が構成され、また、ソース電極４とその上の層間絶
縁膜１３及び導電膜１４によって第２のキャパシタＣｂ
が構成され、これらのキャパシタＣａ，Ｃｂ は導電
膜１４を介して直列に接続され、これらのキャパシタＣ
ａ，Ｃｂ はエンハンスメント型ＭＥＳＦＥＴ１のソー
ス・ドレイン間に接続されるキャパシタＣとなっている
。
ＭＥＳＦＥＴ１のドレイン電極５と、薄い層間絶縁膜１
３及びその上の導電膜１４によって第１のキャパシタＣ
ａ が構成され、また、ソース電極４とその上の層間絶
縁膜１３及び導電膜１４によって第２のキャパシタＣｂ
が構成され、これらのキャパシタＣａ，Ｃｂ は導電
膜１４を介して直列に接続され、これらのキャパシタＣ
ａ，Ｃｂ はエンハンスメント型ＭＥＳＦＥＴ１のソー
ス・ドレイン間に接続されるキャパシタＣとなっている
。
【００２７】したがって、メモリセルを書込む際に、各
インバータ１１を構成するエンハンスメント型ＭＥＳＦ
ＥＴ１のソース電極４を低レベルの電源電圧Ｖｓｓに接
続し、また、デプレッション型ＭＥＳＦＥＴ６のドレイ
ン電極１０を高レベルの電源電圧ＶＤＤに接続した状態
にする。
インバータ１１を構成するエンハンスメント型ＭＥＳＦ
ＥＴ１のソース電極４を低レベルの電源電圧Ｖｓｓに接
続し、また、デプレッション型ＭＥＳＦＥＴ６のドレイ
ン電極１０を高レベルの電源電圧ＶＤＤに接続した状態
にする。
【００２８】今、第１のインバータ１１ａにおけるエン
ハンスメント型ＭＥＳＦＥＴ１のゲート電極３に高レベ
ル（Ｈ）の信号を加えられると、その出力ＯＵＴＡ は
Ｌレベルとなり、また第２のインバータ１１ｂにおける
エンハンスメント型ＭＥＳＦＥＴ１のゲート電極３には
、以前の状態にかかわらずインバータ１１ａの出力ＯＵ
ＴＡ と同じＬレベルが加わる。よって、このインバー
タ１１ｂの出力ＯＵＴＢ はＨレベルとなる。この出力
ＯＵＴＢ はインバータ１１ａにおけるゲート電極３へ
の入力であり、その論理状態と以前と変わらない。この
ようにしてメモリセルの論理状態は保持される。
ハンスメント型ＭＥＳＦＥＴ１のゲート電極３に高レベ
ル（Ｈ）の信号を加えられると、その出力ＯＵＴＡ は
Ｌレベルとなり、また第２のインバータ１１ｂにおける
エンハンスメント型ＭＥＳＦＥＴ１のゲート電極３には
、以前の状態にかかわらずインバータ１１ａの出力ＯＵ
ＴＡ と同じＬレベルが加わる。よって、このインバー
タ１１ｂの出力ＯＵＴＢ はＨレベルとなる。この出力
ＯＵＴＢ はインバータ１１ａにおけるゲート電極３へ
の入力であり、その論理状態と以前と変わらない。この
ようにしてメモリセルの論理状態は保持される。
【００２９】ここで、放射線入射により電荷が生成する
と、この電荷によりインバータ１１ｂのゲート電極３に
電荷が流入し、出力ＯＵＴＢ が一時的にＬレベルとな
る可能性がある。しかし生成電荷はインバータ１１ｂの
ゲート電極３に流入する前に、キャパシタＣに蓄積され
る。このキャパソタＣの静電容量は従来の技術で用いら
れていたものよりも大きく、生成電荷の収集効果も高い
ので、論理反転の可能性は大きく減少し、ソフトエラー
の発生は防止される。
と、この電荷によりインバータ１１ｂのゲート電極３に
電荷が流入し、出力ＯＵＴＢ が一時的にＬレベルとな
る可能性がある。しかし生成電荷はインバータ１１ｂの
ゲート電極３に流入する前に、キャパシタＣに蓄積され
る。このキャパソタＣの静電容量は従来の技術で用いら
れていたものよりも大きく、生成電荷の収集効果も高い
ので、論理反転の可能性は大きく減少し、ソフトエラー
の発生は防止される。
【００３０】一方、デプレッション型ＭＥＳＦＥＴ６の
上の層間絶縁膜１３は厚くなっているために、その上下
にある導電膜１４、ソース／ドレイン電極９、１０とに
よって構成されるキャパシタの蓄積容量は極めて小さく
、特性上の影響は少ない。
上の層間絶縁膜１３は厚くなっているために、その上下
にある導電膜１４、ソース／ドレイン電極９、１０とに
よって構成されるキャパシタの蓄積容量は極めて小さく
、特性上の影響は少ない。
【００３１】したがって、エンハンスメント型ＭＥＳＦ
ＥＴ１の上の薄層化した層間絶縁膜１３の上に形成する
導電膜１４は、層間絶縁膜１３の厚い領域の上を通して
他のエンハンスメント型ＭＥＳＦＥＴの上の導電膜に導
通させてもよい。
ＥＴ１の上の薄層化した層間絶縁膜１３の上に形成する
導電膜１４は、層間絶縁膜１３の厚い領域の上を通して
他のエンハンスメント型ＭＥＳＦＥＴの上の導電膜に導
通させてもよい。
【００３２】次に、本実施例と従来例を比較する。例え
ば、ソース電極４及びドレイン電極５によって区画され
る四角形の面積が７μｍ×２０μｍであってこれらの電
極と配線層１４との間の層間絶縁膜１３の膜厚を０．５
μｍとすると、第１及び第２のキャパシタＣａ 、Ｃｂ
の総容量Ｃは、Ｃ＝ε０ ε１ （７×２０）／０．
５＝２８０ε０ ε１ （ε０ ；真空中の誘電率、ε
１ ；比誘電率）程度の値が得られる。
ば、ソース電極４及びドレイン電極５によって区画され
る四角形の面積が７μｍ×２０μｍであってこれらの電
極と配線層１４との間の層間絶縁膜１３の膜厚を０．５
μｍとすると、第１及び第２のキャパシタＣａ 、Ｃｂ
の総容量Ｃは、Ｃ＝ε０ ε１ （７×２０）／０．
５＝２８０ε０ ε１ （ε０ ；真空中の誘電率、ε
１ ；比誘電率）程度の値が得られる。
【００３３】これに対して、この容量を有するキャパシ
タＣ０ を図５に示すような従来装置によって形成する
ためには、電極ｙ、ｚの間隔を同一にすると、その平面
積はＭＥＳＦＥＴの平面と同程度の大きさとなり、メモ
リセルの密度は本発明の装置よりも小さくなることが明
らかになる。
タＣ０ を図５に示すような従来装置によって形成する
ためには、電極ｙ、ｚの間隔を同一にすると、その平面
積はＭＥＳＦＥＴの平面と同程度の大きさとなり、メモ
リセルの密度は本発明の装置よりも小さくなることが明
らかになる。
【００３４】次に、上記したインバータ１１の形成工程
を図２に基づいて簡単に説明する。
を図２に基づいて簡単に説明する。
【００３５】先ず、図２（Ａ） に示すように、イオン
注入法によりＧａＡｓ基板１２にシリコンを注入して第
１及び第２のｎ型活性層２、７を形成する。そのｎ型活
性層２、７の両側は高不純物濃度領域２ｂ、２ｃ、７ｂ
、７ｃとなっている。
注入法によりＧａＡｓ基板１２にシリコンを注入して第
１及び第２のｎ型活性層２、７を形成する。そのｎ型活
性層２、７の両側は高不純物濃度領域２ｂ、２ｃ、７ｂ
、７ｃとなっている。
【００３６】そして、２つのｎ型活性層２、７の低不純
物領域２ａ、７ａの上にゲート電極３、８をアルミニウ
ムにより形成し、その両脇にＡｕＧｅ／Ｎｉ／Ａｕより
なるソース電極４、９、ドレイン電極５、１０を形成す
る。これらの電極の形成の際に各電極間を接続するよう
にする。
物領域２ａ、７ａの上にゲート電極３、８をアルミニウ
ムにより形成し、その両脇にＡｕＧｅ／Ｎｉ／Ａｕより
なるソース電極４、９、ドレイン電極５、１０を形成す
る。これらの電極の形成の際に各電極間を接続するよう
にする。
【００３７】これにより、第１のｎ型活性層２にはエン
ハンスメント型のＭＥＳＦＥＴ１が形成され、また、第
２のｎ型活性層７にはデプレッション型のＭＥＳＦＥＴ
６が形成される。
ハンスメント型のＭＥＳＦＥＴ１が形成され、また、第
２のｎ型活性層７にはデプレッション型のＭＥＳＦＥＴ
６が形成される。
【００３８】この状態で、ＳｉＯ２よりなる層間絶縁膜
１３をＣＶＤ法により数μｍ積層し、ついで、フォトレ
ジスト１７を塗布してこれを露光・現像し、エンハンス
メント型ＭＥＳＦＥＴ１の上の層間絶縁膜１３を露出さ
せる（図２（Ｂ））。
１３をＣＶＤ法により数μｍ積層し、ついで、フォトレ
ジスト１７を塗布してこれを露光・現像し、エンハンス
メント型ＭＥＳＦＥＴ１の上の層間絶縁膜１３を露出さ
せる（図２（Ｂ））。
【００３９】次に、フォトレジスト１７から露出したエ
ンハンスメント型ＭＥＳＦＥＴ１の上の層間絶縁膜１３
を反応性イオンエッチング法によりエッチングして所望
の厚さまで薄層化する一方、その他の領域の層間絶縁膜
１３の膜厚を変化させずに厚く保持する（図２（Ｃ））
。この場合、予めエッチング速度を測定しておいてエッ
チング量を制御する。
ンハンスメント型ＭＥＳＦＥＴ１の上の層間絶縁膜１３
を反応性イオンエッチング法によりエッチングして所望
の厚さまで薄層化する一方、その他の領域の層間絶縁膜
１３の膜厚を変化させずに厚く保持する（図２（Ｃ））
。この場合、予めエッチング速度を測定しておいてエッ
チング量を制御する。
【００４０】この後に、フォトレジスト１５を溶剤によ
り除去し、ついで、スパッタ法等によって全体に膜厚数
μｍのアルミニウムよりなる導電膜１４を積層し、この
導電膜１４をフォトリソグラフィー法によりパターニン
グして少なくとも第１のｎ型活性層２、即ちエンハンス
型ＭＥＳＦＥＴ１の上に残存させる（図２（Ｄ））。
り除去し、ついで、スパッタ法等によって全体に膜厚数
μｍのアルミニウムよりなる導電膜１４を積層し、この
導電膜１４をフォトリソグラフィー法によりパターニン
グして少なくとも第１のｎ型活性層２、即ちエンハンス
型ＭＥＳＦＥＴ１の上に残存させる（図２（Ｄ））。
【００４１】なお、上記した実施例においては、薄層化
した層間絶縁膜１３上の導電膜１４を厚い層間絶縁膜１
３の上まで延在させているが、エンハンス型ＭＥＳＦＥ
Ｔ１の上の領域だけに限定してもよい。これによれば、
エンハンス型ＭＥＳＦＥＴ１ の上の層間絶縁膜１５が
平坦化されて多層配線構造における配線層１６に断線が
生じ難くなる。
した層間絶縁膜１３上の導電膜１４を厚い層間絶縁膜１
３の上まで延在させているが、エンハンス型ＭＥＳＦＥ
Ｔ１の上の領域だけに限定してもよい。これによれば、
エンハンス型ＭＥＳＦＥＴ１ の上の層間絶縁膜１５が
平坦化されて多層配線構造における配線層１６に断線が
生じ難くなる。
【００４２】
【発明の効果】以上述べたように本発明によれば、スタ
ティックメモリのインバータセルを構成するエンハンス
型トランジスタを覆う層間絶縁膜１３の膜厚を他の領域
よりも薄くするとともに、薄い層間絶縁膜上に導電膜を
形成したので、トランジスタのドレイン電極とその上の
層間絶縁膜、導電膜とによって第１のキャパシタが構成
され、また、ソース電極とその上の層間絶縁膜、導電膜
とによって第２のキャパシタが形成され、これらのキャ
パシタは直列に接続されてソース・ドレイン間に挿入さ
れることになる。
ティックメモリのインバータセルを構成するエンハンス
型トランジスタを覆う層間絶縁膜１３の膜厚を他の領域
よりも薄くするとともに、薄い層間絶縁膜上に導電膜を
形成したので、トランジスタのドレイン電極とその上の
層間絶縁膜、導電膜とによって第１のキャパシタが構成
され、また、ソース電極とその上の層間絶縁膜、導電膜
とによって第２のキャパシタが形成され、これらのキャ
パシタは直列に接続されてソース・ドレイン間に挿入さ
れることになる。
【００４３】したがって、ソフトエラー防止のためにソ
ース・ドレイン間に接続されるキャパシタの形成領域を
基板面に確保する必要がなくなり、面積当たりの記憶容
量を大きくすることができる。
ース・ドレイン間に接続されるキャパシタの形成領域を
基板面に確保する必要がなくなり、面積当たりの記憶容
量を大きくすることができる。
【００４４】また、第２の発明によれば、エンハンス型
トランジスタとしてショットキーゲート電界効果トラン
ジスタを用いているために、ショットキーゲート電界効
果トランジスタからなる記憶回路のソフトエラー対策を
集積度を低下させずに実現することが可能になる。
トランジスタとしてショットキーゲート電界効果トラン
ジスタを用いているために、ショットキーゲート電界効
果トランジスタからなる記憶回路のソフトエラー対策を
集積度を低下させずに実現することが可能になる。
【図１】本発明の一実施例装置を示す断面図である。
【図２】本発明の一実施例装置の製造工程を示す断面図
である。
である。
【図３】メモリセルの一例を示す等価回路図である。
【図４】ソフトエラー現像を示す装置の断面図である。
【図５】従来装置の一例を示す断面図である。
１ エンハンス型ＭＥＳＦＥＴ
２、７ 活性層ッション型ＭＥＳＦＥＴ３、８
ゲート電極 ４、９ ソース電極 ５、１０ ドレイン電極 ６ デプレッション型ＭＥＳＦＥＴ１１
インバータ １２ 化合物半導体基板 １３ 層間絶縁膜 １４ 導電膜 Ｃ、Ｃ１、Ｃ２ キャパシタ
ゲート電極 ４、９ ソース電極 ５、１０ ドレイン電極 ６ デプレッション型ＭＥＳＦＥＴ１１
インバータ １２ 化合物半導体基板 １３ 層間絶縁膜 １４ 導電膜 Ｃ、Ｃ１、Ｃ２ キャパシタ
Claims (2)
- 【請求項１】２つのインバータセル（１１）を備えたス
タティックメモリを有する半導体記憶装置において、前
記インバータセル（１１）を構成するエンハンスメント
型トランジスタ（１）を覆う層間絶縁膜（１３）の膜厚
を他の領域よりも薄くするとともに、少なくとも前記エ
ンハンスメント型トランジスタ（１）の上の前記層間絶
縁膜（１３）上に導電膜（１４）を形成したことを特徴
とする半導体記憶装置。 - 【請求項２】前記エンハンスメント型トランジスタ（１
）がショットキーゲート電界効果トランジスタであるこ
とを特徴とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057468A JPH04291954A (ja) | 1991-03-20 | 1991-03-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057468A JPH04291954A (ja) | 1991-03-20 | 1991-03-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291954A true JPH04291954A (ja) | 1992-10-16 |
Family
ID=13056523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3057468A Withdrawn JPH04291954A (ja) | 1991-03-20 | 1991-03-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04291954A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1094251C (zh) * | 1997-02-07 | 2002-11-13 | 日本电气株式会社 | 半导体存储器件 |
-
1991
- 1991-03-20 JP JP3057468A patent/JPH04291954A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1094251C (zh) * | 1997-02-07 | 2002-11-13 | 日本电气株式会社 | 半导体存储器件 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |