JPH0429256B2 - - Google Patents
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- Publication number
- JPH0429256B2 JPH0429256B2 JP57042268A JP4226882A JPH0429256B2 JP H0429256 B2 JPH0429256 B2 JP H0429256B2 JP 57042268 A JP57042268 A JP 57042268A JP 4226882 A JP4226882 A JP 4226882A JP H0429256 B2 JPH0429256 B2 JP H0429256B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- loop filter
- pll circuit
- generates
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、デイジタルPLL回路のループフイ
ルタに関する。
ルタに関する。
(2) 発明の背景
近年、デイジタル技術の進歩に伴い、PLL（フ
エーズロツクドループ）回路もデイジタル式のも
のが実用化されている。更に、このデイジタル
PLL回路は、当然のことながら高性能を維持し
たまま簡略化された回路構成のものが望まれてい
る。
エーズロツクドループ）回路もデイジタル式のも
のが実用化されている。更に、このデイジタル
PLL回路は、当然のことながら高性能を維持し
たまま簡略化された回路構成のものが望まれてい
る。
(3) 従来技術と問題点
デイジタルPLL回路の構成例を第１図に示す。
このPLL回路は、位相比較器１，ループフイル
タ２、可変発振器３とから成り立つている。ここ
に、可変発振器とは外部から与えた制御信号によ
つて周波数又は位相が変る発振器であつて、例え
ば電圧制御発振器が挙げられる。
このPLL回路は、位相比較器１，ループフイル
タ２、可変発振器３とから成り立つている。ここ
に、可変発振器とは外部から与えた制御信号によ
つて周波数又は位相が変る発振器であつて、例え
ば電圧制御発振器が挙げられる。
位相比較器１は入力信号と出力信号との位相を
比較し、例えば入力に対して出力信号が進相なら
“１”，遅相なら“０”の位相比較信号Ａを発生す
る。ループフイルタ２はこの信号Ａの“１”又は
“０”の発生個数をある期間計数して、その計数
結果に応じて“１”又は“０”の位相制御信号Ｂ
を発生する。可変発振器３はこの信号Ｂによつ
て、出力信号の位相と入力信号の位相とが一致す
るように出力信号の位相を制御する。このように
して、入力信号に雑音が混入してもこの雑音の影
響の少いところの入力信号に同期した安定な出力
信号を発生する。
比較し、例えば入力に対して出力信号が進相なら
“１”，遅相なら“０”の位相比較信号Ａを発生す
る。ループフイルタ２はこの信号Ａの“１”又は
“０”の発生個数をある期間計数して、その計数
結果に応じて“１”又は“０”の位相制御信号Ｂ
を発生する。可変発振器３はこの信号Ｂによつ
て、出力信号の位相と入力信号の位相とが一致す
るように出力信号の位相を制御する。このように
して、入力信号に雑音が混入してもこの雑音の影
響の少いところの入力信号に同期した安定な出力
信号を発生する。
第２図は、従来のループフイルタの実施例であ
る。図中、１１はインバータ、１２及び１６は
ORゲートである。１３は第１図に示す位相比較
器１の出力信号ＡをＭビツト毎にサンプリングす
るためのリセツト信号RLを発生するＭビツトカ
ウンタ、１４は信号Ａに含まれる“１”の個数を
計数するＮビツトカウンタ、１５は信号Ａに含ま
れる“０”の個数を計数するＮビツトカウンタで
カウンタ１４及び１５は前記リセツト信号RLで
リセツトされるようになつている。１７はカウン
タ１４がＭビツトのサンプリング期間中“１”を
Ｎ個以上計数した時にセツトされ、カウンタ１５
がＭビツトのサンプリング期間中“０”をＮ個以
上計数した時にリセツトされ、これによつて第１
図に示す可変発振器３の出力信号の位相を制御す
る信号Ｂを発生するRSフリツプフロツプである。
カウンタ１３，１４及び１５のビツト数Ｎ及びＭ
の値は、Ｎ＜Ｍ＜2Nの関係を満すように設定さ
れる。例えばＭ＝12，Ｎ＝８に設定した場合は、
信号Ａを12ビツト毎にサンプリングして、この12
ビツト中に８個以上“１”又は“０”があれば、
位相比較結果として夫々“１”又は“０”と判定
するのである。
る。図中、１１はインバータ、１２及び１６は
ORゲートである。１３は第１図に示す位相比較
器１の出力信号ＡをＭビツト毎にサンプリングす
るためのリセツト信号RLを発生するＭビツトカ
ウンタ、１４は信号Ａに含まれる“１”の個数を
計数するＮビツトカウンタ、１５は信号Ａに含ま
れる“０”の個数を計数するＮビツトカウンタで
カウンタ１４及び１５は前記リセツト信号RLで
リセツトされるようになつている。１７はカウン
タ１４がＭビツトのサンプリング期間中“１”を
Ｎ個以上計数した時にセツトされ、カウンタ１５
がＭビツトのサンプリング期間中“０”をＮ個以
上計数した時にリセツトされ、これによつて第１
図に示す可変発振器３の出力信号の位相を制御す
る信号Ｂを発生するRSフリツプフロツプである。
カウンタ１３，１４及び１５のビツト数Ｎ及びＭ
の値は、Ｎ＜Ｍ＜2Nの関係を満すように設定さ
れる。例えばＭ＝12，Ｎ＝８に設定した場合は、
信号Ａを12ビツト毎にサンプリングして、この12
ビツト中に８個以上“１”又は“０”があれば、
位相比較結果として夫々“１”又は“０”と判定
するのである。
この実施例に示すように従来のループ・フイル
タは、12ビツト中に連続でなくても累計で８個以
上の“１”又は“０”を計数すれば“１”又は
“０”と判定を出すいわゆる累積計数方式を採つ
ている。この累積計数方式は、入力信号に雑音が
混入して瞬時，連続性が乱された場合でも可及的
にきめ細かな判定をしようとする思想に基ずいて
いるが、回路構成が複雑となる欠点がある。
タは、12ビツト中に連続でなくても累計で８個以
上の“１”又は“０”を計数すれば“１”又は
“０”と判定を出すいわゆる累積計数方式を採つ
ている。この累積計数方式は、入力信号に雑音が
混入して瞬時，連続性が乱された場合でも可及的
にきめ細かな判定をしようとする思想に基ずいて
いるが、回路構成が複雑となる欠点がある。
(4) 発明の目的
本発明の目的は、回路構成が簡単なデイジタル
PLL回路のループフイルタを提供することにあ
る。
PLL回路のループフイルタを提供することにあ
る。
(5) 発明の構成
本発明の思想は、デイジタルPLL回路のルー
プフイルタにおいて位相比較信号Ａの判定を行う
場合、連続したＮ個の“１”又は“０”を計数し
た時のみ判定を出すいわゆる連続計数方式を採つ
ても位相制御上実質的に差がないことに着目し
て、前記の連続計数方式によるループフイルタを
シフトレジスタを中心として構成したことにあ
る。
プフイルタにおいて位相比較信号Ａの判定を行う
場合、連続したＮ個の“１”又は“０”を計数し
た時のみ判定を出すいわゆる連続計数方式を採つ
ても位相制御上実質的に差がないことに着目し
て、前記の連続計数方式によるループフイルタを
シフトレジスタを中心として構成したことにあ
る。
(6) 発明の実施例
以下本発明を実施例について詳細に説明する。
第３図は本発明に係るループフイルタの実施例
である。図中、２１は位相比較信号Ａの“１”又
は“０”を計数するＮ段シフトレジスタ、２２は
信号ＡがＮ個連続して“１”の時にセツト信号Ｓ
を発生するANDゲート、２３は信号ＡがＮ個連
続して“０”の時にリセツト信号Ｒを発生する
ANDゲート、２４は前記セツト信号Ｓ又はリセ
ツト信号Ｒで位相制御信号Ｂを発生するＲ・Ｓフ
リツプフロツプである。
である。図中、２１は位相比較信号Ａの“１”又
は“０”を計数するＮ段シフトレジスタ、２２は
信号ＡがＮ個連続して“１”の時にセツト信号Ｓ
を発生するANDゲート、２３は信号ＡがＮ個連
続して“０”の時にリセツト信号Ｒを発生する
ANDゲート、２４は前記セツト信号Ｓ又はリセ
ツト信号Ｒで位相制御信号Ｂを発生するＲ・Ｓフ
リツプフロツプである。
第１図に示す位相比較器１か出力される位相比
較信号Ａは、クロツク信号CKに同期してシフト
レジスタ２１に入る。一方、ANDゲート２２及
び２３はシフトレジスタ２１の出力Q1，Q2…QN
が全部“１”又は出力Q11，Q12…QNが全部“０”
かを常時監視しており、前記条件を満足した時に
ANDゲート２２又は２３にセツト信号又はリセ
ツト信号Ｒを出力す。このセツト信号Ｓ又はリセ
ツト信号Ｒによつて、フリツプフロツプ２４は位
相制御信号Ｂを発生する。
較信号Ａは、クロツク信号CKに同期してシフト
レジスタ２１に入る。一方、ANDゲート２２及
び２３はシフトレジスタ２１の出力Q1，Q2…QN
が全部“１”又は出力Q11，Q12…QNが全部“０”
かを常時監視しており、前記条件を満足した時に
ANDゲート２２又は２３にセツト信号又はリセ
ツト信号Ｒを出力す。このセツト信号Ｓ又はリセ
ツト信号Ｒによつて、フリツプフロツプ２４は位
相制御信号Ｂを発生する。
以上の実施例で示すように本発明に係るループ
フイルタは、位相比較信号ＡがＮ個連続して
“１”又は“０”の時に“１”又は“０”と判定
する連続計数方式である。従つて、入力信号に雑
音が混入して瞬時連続性が乱れたような場合に位
相比較の判定を出せなくなる確率は、従来の累積
計数方式による場合に比べて定性的に大きいこと
が考えられる。
フイルタは、位相比較信号ＡがＮ個連続して
“１”又は“０”の時に“１”又は“０”と判定
する連続計数方式である。従つて、入力信号に雑
音が混入して瞬時連続性が乱れたような場合に位
相比較の判定を出せなくなる確率は、従来の累積
計数方式による場合に比べて定性的に大きいこと
が考えられる。
しかし、通常の場合サンプリングの大きなすな
わちＮの値は10前後と小さいものであり、入力信
号の速度や雑音の過渡特性との相対的な関係で
は、累積計数方式と連続計数方式とで実質的に殆
んど差がないことが実現的にも明らかにされてい
る。
わちＮの値は10前後と小さいものであり、入力信
号の速度や雑音の過渡特性との相対的な関係で
は、累積計数方式と連続計数方式とで実質的に殆
んど差がないことが実現的にも明らかにされてい
る。
(7) 発明の効果
以上詳細に説明したように本発明によれば、
PLL回路の位相制御特性を実質的に損うことな
くループフイルタの回路構成を簡単なものにする
ことが可能となり、使用部品数の減少に伴い実装
スペースの節約，経済化，消費電力の低減，信頼
性の向上１又１はLSI化が容易になるといつた効
果が得られる。
PLL回路の位相制御特性を実質的に損うことな
くループフイルタの回路構成を簡単なものにする
ことが可能となり、使用部品数の減少に伴い実装
スペースの節約，経済化，消費電力の低減，信頼
性の向上１又１はLSI化が容易になるといつた効
果が得られる。
第１図はPLL回路の構成例を示す図、第２図
は従来技術によるループフイルタの実施例の回路
図、第３図に本発明によるループフイルタの実施
例の回路図である。 図中、１は位相比較器、２はループフイルタ、
３は可変発振器、Ａは位相比較信号、Ｂは位相制
御信号である。
は従来技術によるループフイルタの実施例の回路
図、第３図に本発明によるループフイルタの実施
例の回路図である。 図中、１は位相比較器、２はループフイルタ、
３は可変発振器、Ａは位相比較信号、Ｂは位相制
御信号である。
Claims (1)
- 【特許請求の範囲】 １ 位相比較器とループフイルタと可変発振器と
を備えるデイジタルPLL回路において、 前記位相比較器から出力される位相比較結果を
示す信号Ａを直列的に計数するシフトレジスタ
と、該シフトレジスタの連続するＮビツトの出力
が全部“１”または“０”となつた時にセツト信
号又はリセツト信号を発生する回路と、前記セツ
ト信号又はリセツト信号によつて前記可変発振器
の位相を常に制御する信号Ｂを発生するＲ・Ｓフ
リツプフロツプとを備えることを特徴とするデイ
ジタルPLL回路のループフイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57042268A JPS58161426A (ja) | 1982-03-17 | 1982-03-17 | デイジタルｐｌｌ回路のル−プフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57042268A JPS58161426A (ja) | 1982-03-17 | 1982-03-17 | デイジタルｐｌｌ回路のル−プフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58161426A JPS58161426A (ja) | 1983-09-26 |
| JPH0429256B2 true JPH0429256B2 (ja) | 1992-05-18 |
Family
ID=12631286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57042268A Granted JPS58161426A (ja) | 1982-03-17 | 1982-03-17 | デイジタルｐｌｌ回路のル−プフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58161426A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0157053A3 (en) * | 1984-03-19 | 1987-09-02 | Western Digital Corporation | High order digital phase lock loop system |
| JP2954070B2 (ja) * | 1997-03-26 | 1999-09-27 | 日本電気アイシーマイコンシステム株式会社 | デジタルｐｌｌ回路 |
| DE10129783C1 (de) | 2001-06-20 | 2003-01-02 | Infineon Technologies Ag | Verzögerungsregelkreis |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5546095B2 (ja) * | 1973-03-15 | 1980-11-21 | ||
| JPS56748A (en) * | 1979-06-15 | 1981-01-07 | Fujitsu Ltd | Phase control circuit |
-
1982
- 1982-03-17 JP JP57042268A patent/JPS58161426A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58161426A (ja) | 1983-09-26 |
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