JPH0147063B2 - - Google Patents
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- Publication number
- JPH0147063B2 JPH0147063B2 JP58080352A JP8035283A JPH0147063B2 JP H0147063 B2 JPH0147063 B2 JP H0147063B2 JP 58080352 A JP58080352 A JP 58080352A JP 8035283 A JP8035283 A JP 8035283A JP H0147063 B2 JPH0147063 B2 JP H0147063B2
- Authority
- JP
- Japan
- Prior art keywords
- decoder
- clock
- correction
- phase
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
(1) 発明の属する技術分野
本発明は位相変調方式の受信装置等に利用され
るデジタル位相周期回路の改良に関するものであ
る。
るデジタル位相周期回路の改良に関するものであ
る。
(2) 従来技術の説明
従来この種のデジタル位相同期回路は、基本的
には第１図に示すように、クロツク発振器１、計
数器２、復号器３および４、位相比較器５、補正
量算出器６、補正信号発生器７から構成され、位
相同期確立までの時間が短かく、出力信号の位相
ジツタも少ない特徴を有しているが、以下のよう
な欠点があつた。
には第１図に示すように、クロツク発振器１、計
数器２、復号器３および４、位相比較器５、補正
量算出器６、補正信号発生器７から構成され、位
相同期確立までの時間が短かく、出力信号の位相
ジツタも少ない特徴を有しているが、以下のよう
な欠点があつた。
第１図において、クリテイカルパスＡでの補正
タイミングの遅延時間を考えると、まず計数器２
の出力を所定値で復号する第１の復号器３の出力
信号は、補正信号発生器７へ入力されS1〜S8の補
正タイミングを発生する。補正タイミングS2〜S8
はシフトレジスター７０１でクロツクScにより
タイミングをとられるため遅延時間は大きくない
が、補正タイミングS1の場合計数器２でクロツク
Scによりタイミングをとられた信号が途中でリ
タイミングされることなくクリテイカルパスＡを
回るため補正タイミングS2〜S8に比べてかなり大
きな遅延となる。
タイミングの遅延時間を考えると、まず計数器２
の出力を所定値で復号する第１の復号器３の出力
信号は、補正信号発生器７へ入力されS1〜S8の補
正タイミングを発生する。補正タイミングS2〜S8
はシフトレジスター７０１でクロツクScにより
タイミングをとられるため遅延時間は大きくない
が、補正タイミングS1の場合計数器２でクロツク
Scによりタイミングをとられた信号が途中でリ
タイミングされることなくクリテイカルパスＡを
回るため補正タイミングS2〜S8に比べてかなり大
きな遅延となる。
以上のような欠点があるためクロツクの高速化
という事態に必ずしも対応できていない。
という事態に必ずしも対応できていない。
(3) 発明の目的
本発明の目的は既存のデジタル位相同期回路に
おいて高速クロツクの使用を可能とするためクリ
テイカルパスの見直しを計り、上記欠点を改善し
より高速な動作の得られるデジタル位相同期回路
を提供することにある。
おいて高速クロツクの使用を可能とするためクリ
テイカルパスの見直しを計り、上記欠点を改善し
より高速な動作の得られるデジタル位相同期回路
を提供することにある。
(4) 発明の構成
本発明によれば、クロツク発振器とクロツクを
計数する計数器と計数値が所定の値になつたこと
を判定する第１および第２の復号器と前記第２の
復号器の出力と入力信号の位相とを比較する位相
比較器と前記位相比較器より出力される位相差に
応じた補正量を算出する補正量算出器と前記補正
量算出器で算出された補正値を発生する補正信号
発生器とからなり、前記第１の復号器と前記補正
信号発生器との間、および、前記補正信号発生器
と前記計数器との間に、それぞれ１個のフリツプ
フロツプ回路を具備し前記フリツプフロツプによ
る２ビツトの遅れを補正するため前記第１の復号
器の復号値を２ビツト早めたことを特徴とするデ
ジタル位相同期回路が得られる。
計数する計数器と計数値が所定の値になつたこと
を判定する第１および第２の復号器と前記第２の
復号器の出力と入力信号の位相とを比較する位相
比較器と前記位相比較器より出力される位相差に
応じた補正量を算出する補正量算出器と前記補正
量算出器で算出された補正値を発生する補正信号
発生器とからなり、前記第１の復号器と前記補正
信号発生器との間、および、前記補正信号発生器
と前記計数器との間に、それぞれ１個のフリツプ
フロツプ回路を具備し前記フリツプフロツプによ
る２ビツトの遅れを補正するため前記第１の復号
器の復号値を２ビツト早めたことを特徴とするデ
ジタル位相同期回路が得られる。
(5) 実施例
以下に本発明の実施例である第２図について第
１図及び第３図を参照して詳細に説明する。第１
図において、クリテイカルパスＡを考えると、第
３図イに示すクロツクScにより計数器２で計数
されタイミングをとられた出力信号は、まず第１
の復号器３でロに示すようにＮ番目のクロツク
（Ｎは整数）で復号されシフトレジスター７０１
と選択択器７０２に入力される。ここでシフトレ
ジスター７０１に入力された信号は、クロツク
Scで再度タイミングをとられるため遅延は大き
くないが、選択器７０２へ入力された信号S1は途
中でクロツクScによりタイミングされることが
ないためハに示すように計数器２、第１の復号器
３、及び選択器７０２の遅延t2，t3，t702が加算
されることになる。この遅延時間がクロツクSc
の１周期時間内であれば問題ないが、クロツク
Scの高速化につれて遅延時間がクロツクScの１
周期時間を越える可能性がある。上記の従来型デ
ジタル位相同期回路のこのような欠点は、第２図
に示す本発明の一実施例によれば避けることがで
きる。第２図において、同様にクリテイカルパス
Ｂを考えると、計数器２で計数された信号はまず
第１の復号器３で第３図ニに示すようにＮ−２番
目のクロツクで復号され、リタイミング用フリツ
プフロツプ８へ入力されホに示すような１ビツト
遅れた波形となりクロツクScに対する相対的な
遅延はほとんどなくなる。またこのフリツプフロ
ツプ８の出力信号が選択器７０２へ入力された場
合でも、その出力信号ヘはリタイミング用フリツ
プフロツプ９で再度タイミングをとられトのよう
になり、クロツクScに対する相対的な遅延はこ
の場合もほとんどない。以上のように第１図のク
リテイカルパスＡでの遅延t2＋t3＋702は本発明に
よりリタイミング用フリツプフロツプの遅延x9の
みとなりクリテイカルパスの大幅な改善が行なえ
るものである。なお第２図において第１の復号器
３の復号タイミングを第１図の第１の復号器に対
してＮ−２としたのは、リタイミング用フリツプ
フロツプ挿入による２ビツトの遅延を補正し、第
１図の回路構成と同等の機能を持たせるためであ
る。
１図及び第３図を参照して詳細に説明する。第１
図において、クリテイカルパスＡを考えると、第
３図イに示すクロツクScにより計数器２で計数
されタイミングをとられた出力信号は、まず第１
の復号器３でロに示すようにＮ番目のクロツク
（Ｎは整数）で復号されシフトレジスター７０１
と選択択器７０２に入力される。ここでシフトレ
ジスター７０１に入力された信号は、クロツク
Scで再度タイミングをとられるため遅延は大き
くないが、選択器７０２へ入力された信号S1は途
中でクロツクScによりタイミングされることが
ないためハに示すように計数器２、第１の復号器
３、及び選択器７０２の遅延t2，t3，t702が加算
されることになる。この遅延時間がクロツクSc
の１周期時間内であれば問題ないが、クロツク
Scの高速化につれて遅延時間がクロツクScの１
周期時間を越える可能性がある。上記の従来型デ
ジタル位相同期回路のこのような欠点は、第２図
に示す本発明の一実施例によれば避けることがで
きる。第２図において、同様にクリテイカルパス
Ｂを考えると、計数器２で計数された信号はまず
第１の復号器３で第３図ニに示すようにＮ−２番
目のクロツクで復号され、リタイミング用フリツ
プフロツプ８へ入力されホに示すような１ビツト
遅れた波形となりクロツクScに対する相対的な
遅延はほとんどなくなる。またこのフリツプフロ
ツプ８の出力信号が選択器７０２へ入力された場
合でも、その出力信号ヘはリタイミング用フリツ
プフロツプ９で再度タイミングをとられトのよう
になり、クロツクScに対する相対的な遅延はこ
の場合もほとんどない。以上のように第１図のク
リテイカルパスＡでの遅延t2＋t3＋702は本発明に
よりリタイミング用フリツプフロツプの遅延x9の
みとなりクリテイカルパスの大幅な改善が行なえ
るものである。なお第２図において第１の復号器
３の復号タイミングを第１図の第１の復号器に対
してＮ−２としたのは、リタイミング用フリツプ
フロツプ挿入による２ビツトの遅延を補正し、第
１図の回路構成と同等の機能を持たせるためであ
る。
(6) 発明の効果
本発明は以上説明したように既存のデジタル位
相同期回路の構成及び機能を損うことなく、クロ
ツクの高速化に充分対応できる効果がある。
相同期回路の構成及び機能を損うことなく、クロ
ツクの高速化に充分対応できる効果がある。
第１図は本発明において用いられるデジタル位
相同期回路の基本構成を示すブロツク図、第２図
は本発明の実施例を示すブロツク図である。また
第３図は第１図及び第２図における各部の信号タ
イミングを示した図である。 なお図において、１……クロツク発振器、２…
…計数器、３，４……各々第１および第２の復号
器、５……位相比較器、６……補正量算出器、７
……補正信号発生器、８，９……リタイミング用
フリツプフロツプ、７０１はシフトレジスター、
７０２……選択器、Si……入力信号、Sc……ク
ロツク、S1〜S8……各々補正タイミング、イ……
クロツクScのタイミング、ロ……第１図第１の
復号器３の出力タイミング、ハ……第１図選択器
７０２の出力タイミング、ニ……第２図第１の復
号器３の出力タイミング、ホ……第２図フリツプ
フロツプ８の出力タイミング、ヘ……第２図選択
器７０２の出力タイミング、ト……フリツプフロ
ツプ９の出力タイミング、を示す。
相同期回路の基本構成を示すブロツク図、第２図
は本発明の実施例を示すブロツク図である。また
第３図は第１図及び第２図における各部の信号タ
イミングを示した図である。 なお図において、１……クロツク発振器、２…
…計数器、３，４……各々第１および第２の復号
器、５……位相比較器、６……補正量算出器、７
……補正信号発生器、８，９……リタイミング用
フリツプフロツプ、７０１はシフトレジスター、
７０２……選択器、Si……入力信号、Sc……ク
ロツク、S1〜S8……各々補正タイミング、イ……
クロツクScのタイミング、ロ……第１図第１の
復号器３の出力タイミング、ハ……第１図選択器
７０２の出力タイミング、ニ……第２図第１の復
号器３の出力タイミング、ホ……第２図フリツプ
フロツプ８の出力タイミング、ヘ……第２図選択
器７０２の出力タイミング、ト……フリツプフロ
ツプ９の出力タイミング、を示す。
Claims (1)
- １ クロツク発振器とクロツクを計数する計数器
と計数値が所定の値になつたことを判定する第１
および第２の復号器と、前記第２の復号器の出力
と入力信号の位相とを比較する位相比較器と前記
位相比較器より出力される位相差に応じた補正量
を算出する補正量算出器と前記補正量算出器で算
出された補正値を発生する補正信号発生器とから
なり、前記第１の復号器と、前記補正信号発生器
との間、および、前記補正信号発生器と前記計数
器との間に、それぞれ１個のフリツプフロツプ回
路を具備し、前記フリツプフロツプによる２ビツ
トの遅れを補正するため前記第１の復号器の復号
値を２ビツト早めたことを特徴とするデジタル位
相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080352A JPS59205844A (ja) | 1983-05-09 | 1983-05-09 | デジタル位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080352A JPS59205844A (ja) | 1983-05-09 | 1983-05-09 | デジタル位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59205844A JPS59205844A (ja) | 1984-11-21 |
| JPH0147063B2 true JPH0147063B2 (ja) | 1989-10-12 |
Family
ID=13715855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58080352A Granted JPS59205844A (ja) | 1983-05-09 | 1983-05-09 | デジタル位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59205844A (ja) |
-
1983
- 1983-05-09 JP JP58080352A patent/JPS59205844A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59205844A (ja) | 1984-11-21 |
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