JPH0429259B2 - - Google Patents
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- JPH0429259B2 JPH0429259B2 JP56126830A JP12683081A JPH0429259B2 JP H0429259 B2 JPH0429259 B2 JP H0429259B2 JP 56126830 A JP56126830 A JP 56126830A JP 12683081 A JP12683081 A JP 12683081A JP H0429259 B2 JPH0429259 B2 JP H0429259B2
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- converter
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はアナログ電圧出力装置に関し、特に複
数のデジタル信号をそれぞれ対応する複数のアナ
ログ電圧に変換して出力するアナログ電圧出力装
置に関する。
数のデジタル信号をそれぞれ対応する複数のアナ
ログ電圧に変換して出力するアナログ電圧出力装
置に関する。
従来、デジタル処理を行なつた信号を、アナロ
グ電圧値として外部に出力する場合は、デジタ
ル・アナログコンバータを用いてデジタル信号を
アナログ電圧に変換し、ボルテージフオロワ回路
またはインピーダンス変換器を用いて外部に出力
する装置が用いられていた。
グ電圧値として外部に出力する場合は、デジタ
ル・アナログコンバータを用いてデジタル信号を
アナログ電圧に変換し、ボルテージフオロワ回路
またはインピーダンス変換器を用いて外部に出力
する装置が用いられていた。
このような従来のアナログ電圧出力装置の一例
を第１図に示す。図において、１はデジタル・ア
ナログコンバータ（以下、Ｄ−Ａコンバータと略
する）、２はＤ−Ａコンバータ１のアナログ出力
電流を入力され、これを電圧に変換する電流・電
圧コンバータとしての演算増幅器、３はボルテー
ジフオロワ回路まはたはインピーダンス変換器と
しての演算増幅器である。
を第１図に示す。図において、１はデジタル・ア
ナログコンバータ（以下、Ｄ−Ａコンバータと略
する）、２はＤ−Ａコンバータ１のアナログ出力
電流を入力され、これを電圧に変換する電流・電
圧コンバータとしての演算増幅器、３はボルテー
ジフオロワ回路まはたはインピーダンス変換器と
しての演算増幅器である。
図からも明らかなように、Ｄ−Ａコンバータ１
に入力されたデジタル信号は、そこでアナログ電
流に変換され、さらに電流・電圧コンバータ２に
おいてアナログ電圧に変換される。
に入力されたデジタル信号は、そこでアナログ電
流に変換され、さらに電流・電圧コンバータ２に
おいてアナログ電圧に変換される。
インピーダンス変換器３は入力電圧に等しい出
力電圧を出力する。この場合、インンピーダンス
変換器３の出力インピーダンスは十分に低いの
で、その入力抵抗Ｒの値を十分に大きく選ぶこと
により、その出力電流の大きさとは無関係に出力
電圧を一定に（すなわち、その入力電圧と等し
く）保つことができる。
力電圧を出力する。この場合、インンピーダンス
変換器３の出力インピーダンスは十分に低いの
で、その入力抵抗Ｒの値を十分に大きく選ぶこと
により、その出力電流の大きさとは無関係に出力
電圧を一定に（すなわち、その入力電圧と等し
く）保つことができる。
このような従来のＤ−Ａコンバータを用いたア
ナログ電圧出力装置を用いると、出力として比較
的安定したアナログ電圧を得ることができる。し
かし、この装置では入力と出力とが一対一に対応
しているため、出力が複数になつた場合、出力の
数と同数のＤ−Ａコンバータ、電流・電圧コンバ
ータおよびインピーダンス変換器の組を必要とす
る。
ナログ電圧出力装置を用いると、出力として比較
的安定したアナログ電圧を得ることができる。し
かし、この装置では入力と出力とが一対一に対応
しているため、出力が複数になつた場合、出力の
数と同数のＤ−Ａコンバータ、電流・電圧コンバ
ータおよびインピーダンス変換器の組を必要とす
る。
したがつて、回路が複雑となり、コスト高とな
るばかりでなく、信頼性も低下するという欠点が
あつた。
るばかりでなく、信頼性も低下するという欠点が
あつた。
ところで、このような欠点を解決するには、１
つのＤ−Ａコンバータに対して、電圧ホールド回
路を複数設け、切換スイツチ（アナログスイツ
チ）を用いてＤ−Ａコンバータの出力を順次、所
定の電圧ホールド回路に出力することが考えられ
る。
つのＤ−Ａコンバータに対して、電圧ホールド回
路を複数設け、切換スイツチ（アナログスイツ
チ）を用いてＤ−Ａコンバータの出力を順次、所
定の電圧ホールド回路に出力することが考えられ
る。
しかし、このように構成された場合、各電圧ホ
ールド回路とＤ−Ａコンバータの出力ラインとが
切り離される場合があるので、電圧ホールド回路
でホールドされた電圧、すなわち出力電圧が変動
（低下）するおそれがある。
ールド回路とＤ−Ａコンバータの出力ラインとが
切り離される場合があるので、電圧ホールド回路
でホールドされた電圧、すなわち出力電圧が変動
（低下）するおそれがある。
このような欠点を解消するための枝術を次に説
明する。第２図はアナログ電圧出力装置の他の例
を示すブロツク図である。同図において、第１図
と同一の符号はは同一または同等部分をあらわ
す。
明する。第２図はアナログ電圧出力装置の他の例
を示すブロツク図である。同図において、第１図
と同一の符号はは同一または同等部分をあらわ
す。
図において、４はマイクロコンピユータ、７は
アナログスイツチSW0〜SW7を含むアナログマル
チプレクサ、８〜１５はボルテージフオロワ回路
またはインピーダンス変換器としての演算増幅器
である。各ボルテージフオロワ回路は、それぞれ
のホールド用コンデンサC0〜C7と共に、電圧ホ
ールド回路を構成する。
アナログスイツチSW0〜SW7を含むアナログマル
チプレクサ、８〜１５はボルテージフオロワ回路
またはインピーダンス変換器としての演算増幅器
である。各ボルテージフオロワ回路は、それぞれ
のホールド用コンデンサC0〜C7と共に、電圧ホ
ールド回路を構成する。
なお、本発明者が第２図の回路構成に実験的に
用いた回路素子はつぎのとおりである。
用いた回路素子はつぎのとおりである。
Ｄ−Ａコンバータ１……日本電気製μPD624D
電流電圧コンバータ２
ボルテージフオロワ回路８〜１５
…TI製 TL081
マイクロコンピユータ４…日本電気製μPD1511
アナログマルチプレクサ７…東芝製TC4051BP
つぎに、第３図のタイミングチヤートを参照して
第２２図に示された構成の動作を説明する。
つぎに、第３図のタイミングチヤートを参照して
第２２図に示された構成の動作を説明する。
マイクロコンピユータは、第３図に示すタイミ
ングチヤートのように、アナログスイツチ指定用
の信号Ａ，Ｂ，Ｃを出力する。
ングチヤートのように、アナログスイツチ指定用
の信号Ａ，Ｂ，Ｃを出力する。
ここで、信号Ａ，Ｂ，Ｃは２進数と考えること
ができ、前記信号Ａ，Ｂ，Ｃのすべてが“０”の
ときは、第２図のアナログスイツチSW0が指定さ
れて閉成され、他のアナログスイツチSW1〜SW7
は開放状態に保持される。信号Ａ，Ｂ，Ｃのすベ
てが“１”のときは、第２図のアナログスイツチ
SW7が指定されて閉成され、残りのアナログスイ
ツチSW0〜SW6は開放状態となる。
ができ、前記信号Ａ，Ｂ，Ｃのすべてが“０”の
ときは、第２図のアナログスイツチSW0が指定さ
れて閉成され、他のアナログスイツチSW1〜SW7
は開放状態に保持される。信号Ａ，Ｂ，Ｃのすベ
てが“１”のときは、第２図のアナログスイツチ
SW7が指定されて閉成され、残りのアナログスイ
ツチSW0〜SW6は開放状態となる。
時刻T1において、マイクロコンピユータ４は
信号Ａ＝０，Ｂ＝０，Ｃを出力してアナログマル
チプレクサ７に供給する。これにより、アナログ
マルチプレクサ７内のアナログスイツチSW0が指
定される。
信号Ａ＝０，Ｂ＝０，Ｃを出力してアナログマル
チプレクサ７に供給する。これにより、アナログ
マルチプレクサ７内のアナログスイツチSW0が指
定される。
又、同時に、マイクロコンピユータ４は、出力
端子αに出すべき電圧に相当する８ビツトのデー
タ信号をＤ−Ａコンバータ１に送出する。Ｄ−Ａ
コンバータ１はこの信号をアナログ電流信号に変
換する。アナログ電流信号は、増幅器２によつて
アナログ電圧信号Vaに変換され、抵抗R1を経
て、アナログマルチプレクサ７の共通接接続端子
に供給される。
端子αに出すべき電圧に相当する８ビツトのデー
タ信号をＤ−Ａコンバータ１に送出する。Ｄ−Ａ
コンバータ１はこの信号をアナログ電流信号に変
換する。アナログ電流信号は、増幅器２によつて
アナログ電圧信号Vaに変換され、抵抗R1を経
て、アナログマルチプレクサ７の共通接接続端子
に供給される。
時刻T2において、マイクロコンピユータ４は、
アナログマルチプレクサ７のインヒビツト端子
INHをＬ（ロー）レベルにする。そして、さきに
指定されたアナログマルチプレクサ７内のアナロ
グスイツチSW0を閉成し、ボルテージフオロワ回
路８の入力端子にアナログ電圧Vaを供給する。
アナログマルチプレクサ７のインヒビツト端子
INHをＬ（ロー）レベルにする。そして、さきに
指定されたアナログマルチプレクサ７内のアナロ
グスイツチSW0を閉成し、ボルテージフオロワ回
路８の入力端子にアナログ電圧Vaを供給する。
時刻T3において、アナログマルチプレクサ７
のインヒビツト端子INHをＨ（ハイ）レベルにし
てアナログスイツチSW0を開放させる。それ以
後、再びアナログスイツチSW0が閉成されるま
で、コンデンサC0およびボルテージフオロワ回
路８よりなるホールド回路で、アナログ出力電圧
Vaを保持する。
のインヒビツト端子INHをＨ（ハイ）レベルにし
てアナログスイツチSW0を開放させる。それ以
後、再びアナログスイツチSW0が閉成されるま
で、コンデンサC0およびボルテージフオロワ回
路８よりなるホールド回路で、アナログ出力電圧
Vaを保持する。
時刻T4では、マイクロコンピユータ４がＡ＝
１，Ｂ＝０，Ｃ＝０を出力し、アナログマルチプ
レクサ７内のアナログスイツチSW1を指定する。
１，Ｂ＝０，Ｃ＝０を出力し、アナログマルチプ
レクサ７内のアナログスイツチSW1を指定する。
これと同時に、出力端子ｂに出すべきアナログ
電圧Vbに相当するデジタル信号を、Ｄ−Ａコン
バータ１に供給する。前記デジタル信号はアナロ
グ電圧Vbに変換されて、アナログマルチプレク
サ７のコモン端子に供給される。
電圧Vbに相当するデジタル信号を、Ｄ−Ａコン
バータ１に供給する。前記デジタル信号はアナロ
グ電圧Vbに変換されて、アナログマルチプレク
サ７のコモン端子に供給される。
時刻T5において、マイクロコンピユータ４は、
アナログマルチプレクサ７のインヒビツト端子
INHをＬレベルにし、このときに指定されてい
るアナログマルチプレクサ７内のアナログスイツ
チSW1を閉成する。その結果、ボルテージフオロ
ワ回路９の入力端子にアナログ電圧Vbが印加さ
れる。
アナログマルチプレクサ７のインヒビツト端子
INHをＬレベルにし、このときに指定されてい
るアナログマルチプレクサ７内のアナログスイツ
チSW1を閉成する。その結果、ボルテージフオロ
ワ回路９の入力端子にアナログ電圧Vbが印加さ
れる。
時刻T6において、アナログマルチプレクサ７
のインヒビツト端子INHをＨレベルにしてアナ
ログスイツチSW1を開放させる。それ以後、再び
アナログスイツチSW1が閉成されるまで、コンデ
ンサC1およびボルテージフオロワ回路９よりな
るホールド回路でアナログ出力電圧Vbを保持す
る。
のインヒビツト端子INHをＨレベルにしてアナ
ログスイツチSW1を開放させる。それ以後、再び
アナログスイツチSW1が閉成されるまで、コンデ
ンサC1およびボルテージフオロワ回路９よりな
るホールド回路でアナログ出力電圧Vbを保持す
る。
以下同様にして、出力端子ｃ〜ｈ順次供給すべ
きアナログ電圧Vc〜Vhを、所定周期で循環的に
出力する。一通り出力し終つたならば、再び出力
端子αから順に電圧供給を開始する。
きアナログ電圧Vc〜Vhを、所定周期で循環的に
出力する。一通り出力し終つたならば、再び出力
端子αから順に電圧供給を開始する。
一般に、第２図のような回路を用いた場合、ホ
ールド回路に用いてあるコンデンサC0〜C7の容
量が大きいほど、電圧の保持特性は良くなる。
ールド回路に用いてあるコンデンサC0〜C7の容
量が大きいほど、電圧の保持特性は良くなる。
しかし、一方、前記コンデンサの容量を大きく
すると、これらコンデンサC0〜C7と電流制限抵
抗R1とで形成される。積分回路の時定数が大き
くなるので、応答時間が長くなる。換言すれば、
各コンデンサC0〜C7の端子電圧が所定の値に到
達して安定する（ホールドする）のに長時間を要
することになる。
すると、これらコンデンサC0〜C7と電流制限抵
抗R1とで形成される。積分回路の時定数が大き
くなるので、応答時間が長くなる。換言すれば、
各コンデンサC0〜C7の端子電圧が所定の値に到
達して安定する（ホールドする）のに長時間を要
することになる。
このように、各ホールド回路の応答時間が長い
条件の下では、前述ののように、すべてのホール
ド回路のホールド電圧更新を、循環的かつ周期的
に行なつたのでは、電圧更新の時間間隔が長す
ぎ、変化率の大きい信号には追従できないという
問題がある。
条件の下では、前述ののように、すべてのホール
ド回路のホールド電圧更新を、循環的かつ周期的
に行なつたのでは、電圧更新の時間間隔が長す
ぎ、変化率の大きい信号には追従できないという
問題がある。
この問題の解決策として、マイクロコンピユー
タ４からのデジタル信号が変化し、これに応じて
出力を変化させる必要があるときのみ、アナログ
スイツチSW0〜SW7の該当する１つを閉成し、前
述のようにして更新されたアナログ電圧を該当出
力端子に発生させることが考えられる。
タ４からのデジタル信号が変化し、これに応じて
出力を変化させる必要があるときのみ、アナログ
スイツチSW0〜SW7の該当する１つを閉成し、前
述のようにして更新されたアナログ電圧を該当出
力端子に発生させることが考えられる。
しかし、この方法では、変化率の小さい出力の
更新周期が長くなるので、ホールド回路のコンデ
ンサのもれ電流のために出力電圧の変動が大きく
なる。しかも、その変動幅は、出力端子ａ〜ｈに
よつてばらつくという欠点を生ずる。
更新周期が長くなるので、ホールド回路のコンデ
ンサのもれ電流のために出力電圧の変動が大きく
なる。しかも、その変動幅は、出力端子ａ〜ｈに
よつてばらつくという欠点を生ずる。
さらに、前記の出力電圧の変動幅はデータの更
新時間によつて異なるばかりでなく、各回路ごと
にばらつきがあるので、厳密に計算できず、補償
することも容易ではない。
新時間によつて異なるばかりでなく、各回路ごと
にばらつきがあるので、厳密に計算できず、補償
することも容易ではない。
それ故に第２図に示された構成のように、出力
電圧の変化の有無とは無関係に、サイクリツクに
アナログ電圧を出力端子ａ〜ｈに出力するように
して、出力電圧の変動幅を小さくするのが望まし
いということになる。
電圧の変化の有無とは無関係に、サイクリツクに
アナログ電圧を出力端子ａ〜ｈに出力するように
して、出力電圧の変動幅を小さくするのが望まし
いということになる。
また、このようにサイクリツクに出力電圧の更
新を行なう場合、切換・走査の１サイクルの時間
を短くすると、ホールド用コンデンサC0〜C7の
値を小さくすることができるとともに、出力電圧
の変更がはやく伝達される利点もある。
新を行なう場合、切換・走査の１サイクルの時間
を短くすると、ホールド用コンデンサC0〜C7の
値を小さくすることができるとともに、出力電圧
の変更がはやく伝達される利点もある。
もつとも、前述の切換・走査の１サイクルの時
間は、Ｄ−Ａコンバータ１の変換時間（セツトリ
ングタイム）、電流・電圧コンバータやボルテー
ジフオロワ回路としての演算増幅器２，８〜１５
などの応答時間、あるいはアナログスイツチSW0
〜SW7の応答時間によつて制約されることは明ら
かである。
間は、Ｄ−Ａコンバータ１の変換時間（セツトリ
ングタイム）、電流・電圧コンバータやボルテー
ジフオロワ回路としての演算増幅器２，８〜１５
などの応答時間、あるいはアナログスイツチSW0
〜SW7の応答時間によつて制約されることは明ら
かである。
ところで、第２図のような構成においては、電
圧ホールド回路を形成するコンデンサＣ０〜Ｃ７
に、アナログマルチプレクサ７や演算増幅器８〜
１５から電荷が流れ込み、あるいはこれらに電荷
が流出する。そして、このような現象は、アナロ
グマルチプレクサ７内の各アナログスイツチSW
０〜SW７が開状態である場合においても生じ
る。
圧ホールド回路を形成するコンデンサＣ０〜Ｃ７
に、アナログマルチプレクサ７や演算増幅器８〜
１５から電荷が流れ込み、あるいはこれらに電荷
が流出する。そして、このような現象は、アナロ
グマルチプレクサ７内の各アナログスイツチSW
０〜SW７が開状態である場合においても生じ
る。
ここで、各アナログスイツチSW０〜SW７が
開状態である場合において、出力電圧Va〜Vhの
変動に最も寄与率が高いのは、アナログマルチプ
レクサ７から各コンデンサC0〜C7へのもれ電流、
または各コンデンサC0〜C7から前記アナログマ
ルチプレクサ７へのもれ電流によるものであるこ
とが知られている。このように、第２図に示され
たようなアナログ電圧出力装置では、前記のもれ
電流により、それぞれの出力端子ａ〜ｈにおける
アナログ出力電圧の変動が比較的大きい。
開状態である場合において、出力電圧Va〜Vhの
変動に最も寄与率が高いのは、アナログマルチプ
レクサ７から各コンデンサC0〜C7へのもれ電流、
または各コンデンサC0〜C7から前記アナログマ
ルチプレクサ７へのもれ電流によるものであるこ
とが知られている。このように、第２図に示され
たようなアナログ電圧出力装置では、前記のもれ
電流により、それぞれの出力端子ａ〜ｈにおける
アナログ出力電圧の変動が比較的大きい。
本発明は前述の欠点を解決するために成された
ものであり、アナログスイツチ用い、かつそれぞ
れの出力端子ａ〜ｈにおけるアナログ出力電圧の
変動があまり大きくならないアナログ電圧出力装
置を提供することにある。
ものであり、アナログスイツチ用い、かつそれぞ
れの出力端子ａ〜ｈにおけるアナログ出力電圧の
変動があまり大きくならないアナログ電圧出力装
置を提供することにある。
本発明は、前記のもれ電流が、アナログマルチ
プレクサの入力側共通端子の電圧と、各アナログ
スイツチの反対側端子の電圧−すなわち、アナロ
グ出力電圧との電位差の２乗に比例するといわれ
ている点に着眼して創作された。
プレクサの入力側共通端子の電圧と、各アナログ
スイツチの反対側端子の電圧−すなわち、アナロ
グ出力電圧との電位差の２乗に比例するといわれ
ている点に着眼して創作された。
すなわち、本発明は、電圧ホールド回路を２段
重ねに接続するようにしたものである。詳しく
は、本発明は、Ｄ−Ａコンバータに複数の第１ア
ナログスイツチを接続し、そして、該第１アナロ
グスイツチのそれぞれに、第１電圧ホールド回
路、第２アナログスイツチ、及び第２電圧ホール
ド回路を直列に接続し、所定の第２電圧ホールド
回路とＤ−Ａコンバータとの間の一連の第１及び
第２アナログスイツチをほぼ同時に付勢するよう
にしたものである。
重ねに接続するようにしたものである。詳しく
は、本発明は、Ｄ−Ａコンバータに複数の第１ア
ナログスイツチを接続し、そして、該第１アナロ
グスイツチのそれぞれに、第１電圧ホールド回
路、第２アナログスイツチ、及び第２電圧ホール
ド回路を直列に接続し、所定の第２電圧ホールド
回路とＤ−Ａコンバータとの間の一連の第１及び
第２アナログスイツチをほぼ同時に付勢するよう
にしたものである。
出力段の電圧ホールド回路（第２電圧ホールド
回路）の保持電圧と、初段の電圧ホールド回路
（第１電圧ホールド回路）の保持電圧とはほぼ等
しいので、第２アナログスイツチ前後の電位差は
極めて小さくなり、この結果、該最終段の電圧ホ
ールド回路のホールド用コンデサのもれ電流が非
常に小さくなる。
回路）の保持電圧と、初段の電圧ホールド回路
（第１電圧ホールド回路）の保持電圧とはほぼ等
しいので、第２アナログスイツチ前後の電位差は
極めて小さくなり、この結果、該最終段の電圧ホ
ールド回路のホールド用コンデサのもれ電流が非
常に小さくなる。
第４図は本発明の実施例のブロツク図である。
同図において、第２図と同一の符号は同一まは同
等部分をあらわしている。
同図において、第２図と同一の符号は同一まは同
等部分をあらわしている。
第２図との比較から明らかなように、マイクロ
コンピユータ４からのデジタル信号がＤ−Ａコン
バータ１でアナログ電流に変換され、これがアナ
ログスイツチSW0〜SW7を経て、それぞれ該当す
るボルテージフオロワ回路８〜１５の出力側に伝
送されるまでは、前述の第２図の構成と全く同じ
である。
コンピユータ４からのデジタル信号がＤ−Ａコン
バータ１でアナログ電流に変換され、これがアナ
ログスイツチSW0〜SW7を経て、それぞれ該当す
るボルテージフオロワ回路８〜１５の出力側に伝
送されるまでは、前述の第２図の構成と全く同じ
である。
なお、第４図の実施例では、各アナログスイツ
チSW0〜SW7の選択・付勢が、マイクロコンピユ
ータからの個々の制御出力SC0〜SC7によつて行
なわれるように図示されているが、第２図と同様
のマルチプレクサで置換してもよいことは当然で
ある。
チSW0〜SW7の選択・付勢が、マイクロコンピユ
ータからの個々の制御出力SC0〜SC7によつて行
なわれるように図示されているが、第２図と同様
のマルチプレクサで置換してもよいことは当然で
ある。
図において、２０〜２７は、前記ボルテージフ
オロワ回路８〜１５の出力に、それぞれ対応する
抵抗R10〜R17を介して接続された第２のアナロ
グスイツチである。これらのアナログスイツチ２
０〜２７は、前述のアナログスイツチSW0〜SW7
を制御するための、コンピユータ４からの制御出
力SC0〜SC7によつて、同様に選択・付勢される。
オロワ回路８〜１５の出力に、それぞれ対応する
抵抗R10〜R17を介して接続された第２のアナロ
グスイツチである。これらのアナログスイツチ２
０〜２７は、前述のアナログスイツチSW0〜SW7
を制御するための、コンピユータ４からの制御出
力SC0〜SC7によつて、同様に選択・付勢される。
C10〜C17は前記第２の各アナログスイツチ２０
〜２７の出力端子側に接続されたホールド用コン
デンサ、３０〜３７はボルテージフオロワ回路で
あり、前記ホールド用コンデンサとボルテージフ
オロワ回路の各対は第２の電圧ホールド回路を構
成している。
〜２７の出力端子側に接続されたホールド用コン
デンサ、３０〜３７はボルテージフオロワ回路で
あり、前記ホールド用コンデンサとボルテージフ
オロワ回路の各対は第２の電圧ホールド回路を構
成している。
第２図に関して前述したように、アナログスイ
ツチSW0〜SW7の入力端側は共通接続され、周期
的かつ循環的に、アナログ電圧Va〜Vhが印加さ
れる。
ツチSW0〜SW7の入力端側は共通接続され、周期
的かつ循環的に、アナログ電圧Va〜Vhが印加さ
れる。
このため、明らかなように、各アナログスイツ
チSW0〜SW7の入力側（共通接続）端子および出
力側端子間の電位差は、大きくなることが十分考
えられる。すなわち、電圧ホーールド回路を構成
するコンデンサC0〜C7に流れ込み、あるいはそ
こから流出する電荷量が多くなり、ホールド電圧
の変動が大きくなる。
チSW0〜SW7の入力側（共通接続）端子および出
力側端子間の電位差は、大きくなることが十分考
えられる。すなわち、電圧ホーールド回路を構成
するコンデンサC0〜C7に流れ込み、あるいはそ
こから流出する電荷量が多くなり、ホールド電圧
の変動が大きくなる。
これに対して、第４図に示された構成において
は、特定の最終出力端（ａ〜ｈのいずれか）に注
目すると、この最終出力端ａ〜ｈとＤ−Ａコンバ
ータ１との間に直列配置された２つのアナログス
イツチ（アナログスイツチSW０〜SW７（以下、
第１のアナロログスイツチSW０〜SW７という）
のいずれか、及び第２のアナログスイツチ２０〜
２７のいずれか）をほぼ同時に付勢するようにし
たため、ある時刻において、第１のアナログスイ
ツチの共通入力線に発生した電圧は、ボルテージ
フオロワ回路８〜１５（以下、第１のボルテージ
フオロワ回路８〜１５という）のいずれか及びボ
ルテージフオロワ回路３０〜３７（以下、第２の
ボルテージフオロワ回路３０〜３７という）のい
ずれかに共通に供給される。そして、これによ
り、第１のボルテージフオロワ回路及び第２のボ
ルテージフオロワ回路は、コンデンサＣ０〜Ｃ７
及びＣ１０〜Ｃ１７の充電作用により、それぞれ
ほぼ等しい電圧を保持し続ける。
は、特定の最終出力端（ａ〜ｈのいずれか）に注
目すると、この最終出力端ａ〜ｈとＤ−Ａコンバ
ータ１との間に直列配置された２つのアナログス
イツチ（アナログスイツチSW０〜SW７（以下、
第１のアナロログスイツチSW０〜SW７という）
のいずれか、及び第２のアナログスイツチ２０〜
２７のいずれか）をほぼ同時に付勢するようにし
たため、ある時刻において、第１のアナログスイ
ツチの共通入力線に発生した電圧は、ボルテージ
フオロワ回路８〜１５（以下、第１のボルテージ
フオロワ回路８〜１５という）のいずれか及びボ
ルテージフオロワ回路３０〜３７（以下、第２の
ボルテージフオロワ回路３０〜３７という）のい
ずれかに共通に供給される。そして、これによ
り、第１のボルテージフオロワ回路及び第２のボ
ルテージフオロワ回路は、コンデンサＣ０〜Ｃ７
及びＣ１０〜Ｃ１７の充電作用により、それぞれ
ほぼ等しい電圧を保持し続ける。
ボルテージフオロワ回路の保持電圧の変動は、
アナログスイツチ前後の電位差に依存するもの
で、別の時刻において、第１のアナログスイツチ
SW０〜ST７の共通線の電位がＤ−Ａコンバー
タ１によつて変更されると、該第１のアナログス
イツチSW０〜SW７の共通線の電位と、第１の
ボルテージフオロワ回路の設定電位とは、大きく
異なることが十分に考えられる。
アナログスイツチ前後の電位差に依存するもの
で、別の時刻において、第１のアナログスイツチ
SW０〜ST７の共通線の電位がＤ−Ａコンバー
タ１によつて変更されると、該第１のアナログス
イツチSW０〜SW７の共通線の電位と、第１の
ボルテージフオロワ回路の設定電位とは、大きく
異なることが十分に考えられる。
しかし、第２のボルテージフオロワ回路の保持
電位は、第１のボルテージフオロワ回路の保持電
位とほぼ等しいため、第２のアナログスイツチ前
後の電位差は極めて少なく、この結果、各ホール
ド用コンデンサＣ１０〜Ｃ１７の流入あるいは流
出電荷量が極めて小となる。
電位は、第１のボルテージフオロワ回路の保持電
位とほぼ等しいため、第２のアナログスイツチ前
後の電位差は極めて少なく、この結果、各ホール
ド用コンデンサＣ１０〜Ｃ１７の流入あるいは流
出電荷量が極めて小となる。
したがつて、第２のボルテージフオロワ回路の
保持電位、すなわち、最終出力端ａ〜ｈの端子電
圧の変動は極めて小さなものとなつて、信号ホー
ルド特性が良好となる。
保持電位、すなわち、最終出力端ａ〜ｈの端子電
圧の変動は極めて小さなものとなつて、信号ホー
ルド特性が良好となる。
以上の説明から明らかなように、本発明によれ
ば、アナログ出力信号が複数個ある場合でも、１
個のＤ−Ａコンバータを用いるだけで済み、回路
の簡略化とコストダウンを実現することができ
る。さらに、Ｄ−Ａコンバータの特性のばらつき
を考慮する必要がないので、組立調整も簡略化さ
れる利点がある。さらにまた、アナログスイツチ
（第１のアナログスイツチ）に接続された電圧ホ
ールド回路（第１の電圧ホールド回路）に、さら
に第２のアナログスイツチを介して第２の電圧ホ
ールド回路を接続するようにしたので、信号出力
端の信号ホールド特性がさらに向上する。
ば、アナログ出力信号が複数個ある場合でも、１
個のＤ−Ａコンバータを用いるだけで済み、回路
の簡略化とコストダウンを実現することができ
る。さらに、Ｄ−Ａコンバータの特性のばらつき
を考慮する必要がないので、組立調整も簡略化さ
れる利点がある。さらにまた、アナログスイツチ
（第１のアナログスイツチ）に接続された電圧ホ
ールド回路（第１の電圧ホールド回路）に、さら
に第２のアナログスイツチを介して第２の電圧ホ
ールド回路を接続するようにしたので、信号出力
端の信号ホールド特性がさらに向上する。
第１図は従来のアナログ電圧出力装置のブロツ
ク図、第２図はアナログ電圧出力装置の他の例を
示すブロツク図、第３図はその動作を説明するめ
のタイミングチヤート、第４図は本発明の実施例
のブロツク図である。 １……Ｄ−Ａコンバータ、２……電流・電圧コ
ンバータ、４……マイクロコンピユータ、７……
アナログマルチプレクサ、８〜１５，３０〜３７
……ボルテージフオロワ回路、２０〜２７，SW0
〜SW7……アナログスイツチ、ａ〜ｈ……アナロ
グ電圧出力端子。
ク図、第２図はアナログ電圧出力装置の他の例を
示すブロツク図、第３図はその動作を説明するめ
のタイミングチヤート、第４図は本発明の実施例
のブロツク図である。 １……Ｄ−Ａコンバータ、２……電流・電圧コ
ンバータ、４……マイクロコンピユータ、７……
アナログマルチプレクサ、８〜１５，３０〜３７
……ボルテージフオロワ回路、２０〜２７，SW0
〜SW7……アナログスイツチ、ａ〜ｈ……アナロ
グ電圧出力端子。
Claims (1)
- 【特許請求の範囲】 １ デジタル信号を入力されてアナログ電圧を出
力するデジタル・アナログコンバータと、 一方の端子をそれぞれ前記デジタル・アナログ
コンバータの出力に共通接続された複数の第１ア
ナログスイツチと、 前記各第１アナログスイツチの他方の端子にそ
れぞれの入力端子が接続された複数の第１電圧ホ
ールド回路と、 前記各第１電圧ホールド回路の出力端にそれぞ
れ接続された複数の第２アナログスイツチと、 前記第１電圧ホールド回路側と反対側の前記各
第２アナログスイツチ端子に接続された複数の第
２電圧ホールド回路と、 前記第１アナログスイツチ及び第２アナログス
イツチを付勢する手段とを備え、 前記付勢手段は、一つの第１電圧ホールド回路
の入力端子および出力端子にそれぞれ接続された
第１アナログスイツチ及び第２アナログスイツチ
をほぼ同時に付勢することを特徴とするアナログ
電圧出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12683081A JPS5829220A (ja) | 1981-08-14 | 1981-08-14 | アナログ電圧出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12683081A JPS5829220A (ja) | 1981-08-14 | 1981-08-14 | アナログ電圧出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5829220A JPS5829220A (ja) | 1983-02-21 |
| JPH0429259B2 true JPH0429259B2 (ja) | 1992-05-18 |
Family
ID=14944962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12683081A Granted JPS5829220A (ja) | 1981-08-14 | 1981-08-14 | アナログ電圧出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5829220A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0697745B2 (ja) * | 1987-12-26 | 1994-11-30 | 岩崎通信機株式会社 | 多チャネル・デジタル・アナログ変換回路の制御方法 |
| JPH02158217A (ja) * | 1988-12-12 | 1990-06-18 | Iwatsu Electric Co Ltd | 多チャネル信号の処理方法 |
| JP2012165125A (ja) * | 2011-02-04 | 2012-08-30 | Hitachi Ltd | キャリブレーション回路およびアナログ−デジタル変換器 |
| JP5438161B2 (ja) * | 2012-04-13 | 2014-03-12 | 株式会社アドバンテスト | Ｄａ変換装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54157531U (ja) * | 1978-04-24 | 1979-11-01 |
-
1981
- 1981-08-14 JP JP12683081A patent/JPS5829220A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5829220A (ja) | 1983-02-21 |
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