JPH0697745B2 - 多チャネル・デジタル・アナログ変換回路の制御方法 - Google Patents
多チャネル・デジタル・アナログ変換回路の制御方法Info
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- JPH0697745B2 JPH0697745B2 JP62330542A JP33054287A JPH0697745B2 JP H0697745 B2 JPH0697745 B2 JP H0697745B2 JP 62330542 A JP62330542 A JP 62330542A JP 33054287 A JP33054287 A JP 33054287A JP H0697745 B2 JPH0697745 B2 JP H0697745B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は多チャネル・デジタル・アナログ（D/A）変換
回路の制御方法に関する。さらに具体的には、多くのチ
ャネルの信号を切換えて１つのD/A変換器により高速性
を犠牲にせずに、しかも、この切換えに使用されるCPU
（中央処理装置）の作業時間を短縮できるようにした多
チャネル・デジタル・アナログ変換回路の制御方法を提
供せんとするものである。
回路の制御方法に関する。さらに具体的には、多くのチ
ャネルの信号を切換えて１つのD/A変換器により高速性
を犠牲にせずに、しかも、この切換えに使用されるCPU
（中央処理装置）の作業時間を短縮できるようにした多
チャネル・デジタル・アナログ変換回路の制御方法を提
供せんとするものである。
［従来の技術］ 従来の多チャネル・デジタル・アナログ変換回路の制御
方法を用いる回路構成を第2A図に示し説明する。
方法を用いる回路構成を第2A図に示し説明する。
21はCPU26と各アナログ・スイッチ群24A〜Ｄとの間の結
合を与えるためのインタフェース回路（I/O）、22A〜Ｄ
は、CPU26と各D/A変換器23A〜Ｄとの間のバス信号32A〜
Ｄをインタフェースするためのインタフェース回路であ
り、D/A変換器23A〜Ｄは各インタフェース回路22A〜Ｄ
を介して出力されるバス信号32A〜Ｄを、それぞれアナ
ログ変換している。
合を与えるためのインタフェース回路（I/O）、22A〜Ｄ
は、CPU26と各D/A変換器23A〜Ｄとの間のバス信号32A〜
Ｄをインタフェースするためのインタフェース回路であ
り、D/A変換器23A〜Ｄは各インタフェース回路22A〜Ｄ
を介して出力されるバス信号32A〜Ｄを、それぞれアナ
ログ変換している。
アナログ・スイッチ群24A〜Ｄは、各D/A変換器23A〜Ｄ
から出力されるアナログ信号33A〜Ｄを時分割により伝
送するための、それぞれ８個のアナログ・スイッチSA
１〜８、SB１〜８、SC１〜８、SD１〜８により構成され
ている。25A1〜A8、25B1〜B8、25C1〜C8、25D1〜D8は、
各アナログ・スイッチSA１〜８、SB１〜８、SC１〜８、
SD１〜８を介して出力される各アナログ信号34
A１〜８、34B１〜８、34C１〜８、34D１〜８をそれぞれ
一時ホールドするためのアナログ電圧ホールド回路であ
る。
から出力されるアナログ信号33A〜Ｄを時分割により伝
送するための、それぞれ８個のアナログ・スイッチSA
１〜８、SB１〜８、SC１〜８、SD１〜８により構成され
ている。25A1〜A8、25B1〜B8、25C1〜C8、25D1〜D8は、
各アナログ・スイッチSA１〜８、SB１〜８、SC１〜８、
SD１〜８を介して出力される各アナログ信号34
A１〜８、34B１〜８、34C１〜８、34D１〜８をそれぞれ
一時ホールドするためのアナログ電圧ホールド回路であ
る。
CPU26は各アナログ・スイッチ群24A〜Ｄにインタフェー
ス回路21を介してアナログ・スイッチ制御信号31を、各
D/A変換器23A〜Ｄには各インタフェース回路22A〜Ｄを
介してデジタル出力であるバス信号32A〜Ｄを、それぞ
れ送出し、ROM（リード・オンリ・メモリ）27には命令
データの読出しを、RAM（ランダム・アクセス・メモ
リ）28にはデータの書込み・読出しを指示する。
ス回路21を介してアナログ・スイッチ制御信号31を、各
D/A変換器23A〜Ｄには各インタフェース回路22A〜Ｄを
介してデジタル出力であるバス信号32A〜Ｄを、それぞ
れ送出し、ROM（リード・オンリ・メモリ）27には命令
データの読出しを、RAM（ランダム・アクセス・メモ
リ）28にはデータの書込み・読出しを指示する。
回路の動作を説明すると、ROM27より読出された命令を
受けて、RAM28はすでに格納されているデータをバス信
号32A〜Ｄとして読出して、各インタフェース回路22A〜
Ｄを介して各D/A変換器23A〜Ｄにそれぞれ送出する。各
D/A変換器23A〜Ｄによりアナログ変換された各アナログ
信号33A〜Ｄは、CPU26によりインタフェース回路21を介
して送出されるオン・オフを制御するアナログ・スイッ
チ制御信号31を受けて、各アナログ・スイッチ群24A〜
Ｄを構成する各アナログ・スイッチSA１〜８、S
B１〜８、SC１〜８、SD１〜８を介して時分割により、
それぞれ伝送される。時分割により各アナログ・スイッ
チSA１〜８、SB１〜８、SC１〜８、SD１〜８を介して出
力された各アナログ電圧34A１〜８、34B１〜８、34C
１〜８、34D１〜８は、各アナログ電圧ホールド回路25A
１〜８、25B１〜８、25C１〜８、25D１〜８により、そ
れぞれ一時保持される。アナログ電圧ホールド回路25A
などとしては、第2B図に示すようにアナログ電圧ホール
ド用のコンデンサ29および高入力インピーダンスの演算
増幅器30により構成される回路を用いている。
受けて、RAM28はすでに格納されているデータをバス信
号32A〜Ｄとして読出して、各インタフェース回路22A〜
Ｄを介して各D/A変換器23A〜Ｄにそれぞれ送出する。各
D/A変換器23A〜Ｄによりアナログ変換された各アナログ
信号33A〜Ｄは、CPU26によりインタフェース回路21を介
して送出されるオン・オフを制御するアナログ・スイッ
チ制御信号31を受けて、各アナログ・スイッチ群24A〜
Ｄを構成する各アナログ・スイッチSA１〜８、S
B１〜８、SC１〜８、SD１〜８を介して時分割により、
それぞれ伝送される。時分割により各アナログ・スイッ
チSA１〜８、SB１〜８、SC１〜８、SD１〜８を介して出
力された各アナログ電圧34A１〜８、34B１〜８、34C
１〜８、34D１〜８は、各アナログ電圧ホールド回路25A
１〜８、25B１〜８、25C１〜８、25D１〜８により、そ
れぞれ一時保持される。アナログ電圧ホールド回路25A
などとしては、第2B図に示すようにアナログ電圧ホール
ド用のコンデンサ29および高入力インピーダンスの演算
増幅器30により構成される回路を用いている。
以上の回路の動作は、４つのD/A変換器23A〜Ｄからなる
４チャネルにおいてパラレルに行われ、そのタイミング
関係は第2C図に示すようになっている。
４チャネルにおいてパラレルに行われ、そのタイミング
関係は第2C図に示すようになっている。
第2C図において、各アナログ・スイッチSA１〜８、SB
１〜８、SC１〜８、SD１〜８は、それぞれスイッチ切換
えを同じタイミングで行って、アナログ電圧ホールド用
のコンデンサ29（第2B図）に、アナログ電圧をチャージ
周期の時間内で逐次印加せしめてチャージする。このよ
うに４チャネルずつパラレルにコンデンサ29をチャージ
するので、CPU26（第2A図）の処理に要する時間は比較
的短くてすみ、CPU26にスイッチ切換え以外の別作業に
用いることができる空き時間TCが多く得られる。
１〜８、SC１〜８、SD１〜８は、それぞれスイッチ切換
えを同じタイミングで行って、アナログ電圧ホールド用
のコンデンサ29（第2B図）に、アナログ電圧をチャージ
周期の時間内で逐次印加せしめてチャージする。このよ
うに４チャネルずつパラレルにコンデンサ29をチャージ
するので、CPU26（第2A図）の処理に要する時間は比較
的短くてすみ、CPU26にスイッチ切換え以外の別作業に
用いることができる空き時間TCが多く得られる。
第3A図は他の従来例の回路構成を示しており、第2A図に
おける対応する構成要素については同じ記号を用いて説
明する。
おける対応する構成要素については同じ記号を用いて説
明する。
第3A図において、第2A図に示した従来例で用いられる回
路構成と異なるところは、単一のD/A変換器23により、
インタフェース回路22を介して入力されるバス信号32を
アナログ変換し、得られたアナログ出力33を各アナログ
・スイッチ群24A〜Ｄに分配している点である。
路構成と異なるところは、単一のD/A変換器23により、
インタフェース回路22を介して入力されるバス信号32を
アナログ変換し、得られたアナログ出力33を各アナログ
・スイッチ群24A〜Ｄに分配している点である。
この回路の動作のタイミング関係は第3B図に示すよう
に、まず１つのアナログ・スイッチ群24Aのアナログ・
スイッチSA１〜８の切換えを行って、アナログ電圧ホー
ルド用のコンデンサ29（第2B図）に、ある一定時間ずつ
チャージする。ついで他のアナログ・スイッチSB１〜８
を切換ながら同じようにしてアナログ電圧ホールド用の
コンデンサ29をチャージする。このようにして各アナロ
グ・スイッチSA１〜８,SB１〜８,SC１〜８,SD１〜８の
スイッチ切換えを順次行い、これを繰返している。
に、まず１つのアナログ・スイッチ群24Aのアナログ・
スイッチSA１〜８の切換えを行って、アナログ電圧ホー
ルド用のコンデンサ29（第2B図）に、ある一定時間ずつ
チャージする。ついで他のアナログ・スイッチSB１〜８
を切換ながら同じようにしてアナログ電圧ホールド用の
コンデンサ29をチャージする。このようにして各アナロ
グ・スイッチSA１〜８,SB１〜８,SC１〜８,SD１〜８の
スイッチ切換えを順次行い、これを繰返している。
この動作のタイミングによると、図示するように各アナ
ログ・スイッチSA１〜８,SB１〜８,SC１〜８,SD１〜８
のスイッチ切換えに要する時間は、たとえば、それぞれ
1msであり、アナログ電圧ホールド用のコンデンサ29の
チャージ周期は4ms＋TC（空き時間）であるので、CPU26
の空き時間TCはほとんど得られないことになる。
ログ・スイッチSA１〜８,SB１〜８,SC１〜８,SD１〜８
のスイッチ切換えに要する時間は、たとえば、それぞれ
1msであり、アナログ電圧ホールド用のコンデンサ29の
チャージ周期は4ms＋TC（空き時間）であるので、CPU26
の空き時間TCはほとんど得られないことになる。
［発明が解決しようとする問題点］ 第2A図に示した回路構成を用いた従来例によると、４個
のD/A変換器を使用して４チャネルずつパラレルにアナ
ログ電圧をコンデンサ29にチャージするので、比較的高
速に動作し、CPUを別作業に用いることができる空き時
間TCが多く得られる。
のD/A変換器を使用して４チャネルずつパラレルにアナ
ログ電圧をコンデンサ29にチャージするので、比較的高
速に動作し、CPUを別作業に用いることができる空き時
間TCが多く得られる。
しかし、４組のD/A変換器とインタフェース回路を設け
ているので、回路としては高価格なものとなるという問
題点があった。
ているので、回路としては高価格なものとなるという問
題点があった。
また、第3A図に示した回路構成による他の従来例では、
D/A変換器およびインタフェース回路がともに単一であ
ることから、回路構成が簡単となり安価な手段ではある
が、第3B図に示したようにアナログ電圧のチャージ周期
が長いために、各アナログ・スイッチの切換えをCPUを
使用してソフトウェアで制御する場合、CPUの占有時間
が長くなり、CPUを別作業に用いるだけの余裕が与えら
れず、他の処理のためにはさらに別のCPUが必要となる
という問題点があった。
D/A変換器およびインタフェース回路がともに単一であ
ることから、回路構成が簡単となり安価な手段ではある
が、第3B図に示したようにアナログ電圧のチャージ周期
が長いために、各アナログ・スイッチの切換えをCPUを
使用してソフトウェアで制御する場合、CPUの占有時間
が長くなり、CPUを別作業に用いるだけの余裕が与えら
れず、他の処理のためにはさらに別のCPUが必要となる
という問題点があった。
［問題点を解決するための手段］ 本発明はこのような問題点を解決するためになされたも
のであり、単一のD/A変換器を用いつつ、一般に処理さ
れるデータには応答速度の速いデータと遅いデータとが
混在することから、複数個のアナログ・スイッチ群を適
当に組合せて動作させてコンデンサのチャージ周期にお
いてCPUに空き時間が得られるように出力するための制
御手段を設けた。
のであり、単一のD/A変換器を用いつつ、一般に処理さ
れるデータには応答速度の速いデータと遅いデータとが
混在することから、複数個のアナログ・スイッチ群を適
当に組合せて動作させてコンデンサのチャージ周期にお
いてCPUに空き時間が得られるように出力するための制
御手段を設けた。
［作用］このような制御手段を設けることにより、たと
えば応答速度の速いデータは１つのアナログ・スイッチ
群を介してコンデンサをチャージする毎周期ごとに出力
させ、応答速度の遅いデータは、それぞれ他のアナログ
・スイッチ群を介して別々のチャージ周期に分けて応答
速度の速いデータに続けて出力させるようにすれば、コ
ンデンサの各チャージ周期においてCPUをスイッチ切換
えの制御以外の作業に用いるための時間を得ることがで
きる。
えば応答速度の速いデータは１つのアナログ・スイッチ
群を介してコンデンサをチャージする毎周期ごとに出力
させ、応答速度の遅いデータは、それぞれ他のアナログ
・スイッチ群を介して別々のチャージ周期に分けて応答
速度の速いデータに続けて出力させるようにすれば、コ
ンデンサの各チャージ周期においてCPUをスイッチ切換
えの制御以外の作業に用いるための時間を得ることがで
きる。
［実施例］ 本発明の一実施例の回路構成を第1Aに示し説明する。こ
こで、第3A図における対応する構成要素については同じ
記号を用いた。
こで、第3A図における対応する構成要素については同じ
記号を用いた。
第1A図において、信号源11は、たとえばロータリ・エン
コーダなどであり、デジタルの信号を出力し、インタフ
ェース回路（I/O）12を介して出力される。RAM28に格納
されたデータまたは信号源11からのデジタル・データが
選択されて、D/A変換されるべきバス信号32となる。
コーダなどであり、デジタルの信号を出力し、インタフ
ェース回路（I/O）12を介して出力される。RAM28に格納
されたデータまたは信号源11からのデジタル・データが
選択されて、D/A変換されるべきバス信号32となる。
CPU26は、アナログ・スイッチ制御信号31を出力し、こ
れによって各アナログ・スイッチ群24A〜Ｄのうち１
つ、たとえば24Aは、アナログ電圧ホールド用のコンデ
ンサ29（第2B図）の各チャージ周期において毎回オンに
して、高速のデータを出力させ、他のアナログ・スイッ
チ群24B〜Ｄは、それぞれコンデンサ29の別個のチャー
ジ周期においてオンにして、低速のデータを出力させて
いる。
れによって各アナログ・スイッチ群24A〜Ｄのうち１
つ、たとえば24Aは、アナログ電圧ホールド用のコンデ
ンサ29（第2B図）の各チャージ周期において毎回オンに
して、高速のデータを出力させ、他のアナログ・スイッ
チ群24B〜Ｄは、それぞれコンデンサ29の別個のチャー
ジ周期においてオンにして、低速のデータを出力させて
いる。
第1B図は、このような回路の動作のタイミング関係の一
例を示すものであり、コンデンサ29の、あるチャージ周
期において、アナログ・スイッチ群24A,24Bのアナログ
・スイッチSA１〜８,SB１〜８をオンにして各アナログ
電圧ホールド回路25A,25Bのコンデンサ29をチャージ
し、そのチャージ周期内においては、その他のアナログ
・スイッチ群24C,24Dのアナログ・スイッチSC１〜８,SD
１〜８はオフのままとしておく。そして、つぎのチャー
ジ周期においては、先の１つのアナログ・スイッチSA
１〜８を再び切換え、ついでさらに他のアナログ・スィ
ツチSC１〜８を切換え、そのチャージ周期においては、
その他のアナログ・スイッチSB１〜８,SD１〜８はオフ
のままにしておく。以上の動作をコンデンサ29の各チャ
ージ周期において繰返すことにより、チャージ周期たと
えば4msのうち、各アナログ・スイッチSA１〜８,SB
１〜８,SC１〜８,SD１〜８を切換えてコンデンサ29をチ
ャージする時間1msの１対分2msを差引いた残余の2msがC
PU26（第1A図）の空き時間TCとして得ることができる。
例を示すものであり、コンデンサ29の、あるチャージ周
期において、アナログ・スイッチ群24A,24Bのアナログ
・スイッチSA１〜８,SB１〜８をオンにして各アナログ
電圧ホールド回路25A,25Bのコンデンサ29をチャージ
し、そのチャージ周期内においては、その他のアナログ
・スイッチ群24C,24Dのアナログ・スイッチSC１〜８,SD
１〜８はオフのままとしておく。そして、つぎのチャー
ジ周期においては、先の１つのアナログ・スイッチSA
１〜８を再び切換え、ついでさらに他のアナログ・スィ
ツチSC１〜８を切換え、そのチャージ周期においては、
その他のアナログ・スイッチSB１〜８,SD１〜８はオフ
のままにしておく。以上の動作をコンデンサ29の各チャ
ージ周期において繰返すことにより、チャージ周期たと
えば4msのうち、各アナログ・スイッチSA１〜８,SB
１〜８,SC１〜８,SD１〜８を切換えてコンデンサ29をチ
ャージする時間1msの１対分2msを差引いた残余の2msがC
PU26（第1A図）の空き時間TCとして得ることができる。
このようなアナログ・スイッチ群24A〜24Dの制御の動作
の流れを第1C図および第1D図に示し、説明する。
の流れを第1C図および第1D図に示し、説明する。
CPU26（第1A図）からのアナログ・スイッチ制御信号31
を受けて、アナログスイッチ群24Aが制御され、コンデ
ンサ29をチャージする（S101,第1C図）。つぎに、アナ
ログ・スイッチ群24Bを制御するか否かが問われ（S10
2）、その結果、アナログ・スイッチ群24Bを制御する場
合は（S102Y）、ステップS104に移行してアナログ・ス
イッチ群24Bが制御され、コンデンサ29をチャージする
（S104）。ステップS102において、アナログ・スイッチ
群24Bを制御しない場合には（S102N）、アナログ・スイ
ッチ群24Cを制御するか否かが問われ（S103）、アナロ
グ・スイッチ群24Cを制御する場合は（S103Y）、アナロ
グ・スイッチ群24Cを制御して、コンデンサ29をチャー
ジする（S105）。ステップS103において、アナログ・ス
イッチ群24Cを制御しない場合は（S103N）、ステップS1
06に移行して、アナログ・スイッチ群24Dを制御して、
コンデンサ29をチャージする（S106）。ついで、CPU26
がスイッチ切換え以外の別作業のための時間が必要か否
かが問われ（S107）、別作業時間が必要であれば（S107
Y）、ステップS108に移行して別作業時間を設定し（S10
8）、さらにステップS101からの作業を繰返す。ステッ
プS107の検索において、CPU26の別作業時間が必要なけ
れば（S107N）、ステップS101からの作業を繰返す。
を受けて、アナログスイッチ群24Aが制御され、コンデ
ンサ29をチャージする（S101,第1C図）。つぎに、アナ
ログ・スイッチ群24Bを制御するか否かが問われ（S10
2）、その結果、アナログ・スイッチ群24Bを制御する場
合は（S102Y）、ステップS104に移行してアナログ・ス
イッチ群24Bが制御され、コンデンサ29をチャージする
（S104）。ステップS102において、アナログ・スイッチ
群24Bを制御しない場合には（S102N）、アナログ・スイ
ッチ群24Cを制御するか否かが問われ（S103）、アナロ
グ・スイッチ群24Cを制御する場合は（S103Y）、アナロ
グ・スイッチ群24Cを制御して、コンデンサ29をチャー
ジする（S105）。ステップS103において、アナログ・ス
イッチ群24Cを制御しない場合は（S103N）、ステップS1
06に移行して、アナログ・スイッチ群24Dを制御して、
コンデンサ29をチャージする（S106）。ついで、CPU26
がスイッチ切換え以外の別作業のための時間が必要か否
かが問われ（S107）、別作業時間が必要であれば（S107
Y）、ステップS108に移行して別作業時間を設定し（S10
8）、さらにステップS101からの作業を繰返す。ステッ
プS107の検索において、CPU26の別作業時間が必要なけ
れば（S107N）、ステップS101からの作業を繰返す。
第1B図においては、１個のアナログ・スイッチ群24A〜
Ｄを用いた場合を説明したが、たとえば８個のアナログ
・スイッチ群24A〜Ｈを用いて最初の周期においては、
アナログ・スイッチ群24A,B,Cを、２番目の周期におい
ては、24A,D,Eを、３番目の周期においては、24A,F,G
を、４番目の周期においては、24A,B,Hを、５番目の周
期においては、24A,C,Dを動作せしめるように制御して
もよい。
Ｄを用いた場合を説明したが、たとえば８個のアナログ
・スイッチ群24A〜Ｈを用いて最初の周期においては、
アナログ・スイッチ群24A,B,Cを、２番目の周期におい
ては、24A,D,Eを、３番目の周期においては、24A,F,G
を、４番目の周期においては、24A,B,Hを、５番目の周
期においては、24A,C,Dを動作せしめるように制御して
もよい。
［発明の効果］ 以上の説明から明らかなように、本発明によるならば、
各アナログ・スイッチのオン・オフの切換えに要するCP
Uの占有時間を短縮することができるので、その分だけC
PUを別作業に用いることができる。また、たとえばオシ
ロスコープにおけるＶ軸、Ｈ軸ポジションなどのパネル
設定電圧のように急激に変化するアナログ電圧について
は、コンデンサの各周期ごとに毎回ONするアナログ・ス
イッチを用い、あまり急激に変化しないＶ、Ｈアンプの
調整、自動校正用としては、他のアナログ・スイッチを
用いることによって、応答速度の使い分けをすることが
できる。さらには、単一のD/A変換器で足り、構成を安
価なものとすることができるので、本発明の効果は極め
て大きい。
各アナログ・スイッチのオン・オフの切換えに要するCP
Uの占有時間を短縮することができるので、その分だけC
PUを別作業に用いることができる。また、たとえばオシ
ロスコープにおけるＶ軸、Ｈ軸ポジションなどのパネル
設定電圧のように急激に変化するアナログ電圧について
は、コンデンサの各周期ごとに毎回ONするアナログ・ス
イッチを用い、あまり急激に変化しないＶ、Ｈアンプの
調整、自動校正用としては、他のアナログ・スイッチを
用いることによって、応答速度の使い分けをすることが
できる。さらには、単一のD/A変換器で足り、構成を安
価なものとすることができるので、本発明の効果は極め
て大きい。
第1A図は本発明の一実施例の回路構成図、 第1B図は第1A図に示した回路構成による各アナログ・ス
イッチ群の動作を示すためのタイム・チャート、 第1C図および第1D図は第1A図に示した回路の動作の流れ
を示すためのフロー・チャート、 第2A図は従来例の回路構成図、 第2B図は第2A図におけるアナログ電圧ホールド回路の構
成を示す回路図、 第2C図は第2A図に示した回路構成による各アナログ・ス
イッチ群の動作を示すためのタイム・チャート、 第3A図は他の従来例の回路構成図、 第3B図は第3A図に示した回路構成による各アナログ・ス
イッチ群の動作を示すためのタイム・チャートである。 11……信号源 12,21,22,22A〜Ｄ……インタフェース回路 23,23A〜Ｄ……D/A変換器 24A〜Ｄ……アナログ・スイッチ群 25A〜Ｄ……アナログ電圧ホールド回路 31……アナログ・スイッチ制御信号 32,32A〜Ｄ……バス信号 33,33A〜Ｄ……アナログ信号 34A１〜８,34B１〜８,34C１〜８,34D１〜８……アナロ
グ信号 SA１〜８,SB１〜８,SC１〜８,SD１〜８……アナログ・
スイッチ。
イッチ群の動作を示すためのタイム・チャート、 第1C図および第1D図は第1A図に示した回路の動作の流れ
を示すためのフロー・チャート、 第2A図は従来例の回路構成図、 第2B図は第2A図におけるアナログ電圧ホールド回路の構
成を示す回路図、 第2C図は第2A図に示した回路構成による各アナログ・ス
イッチ群の動作を示すためのタイム・チャート、 第3A図は他の従来例の回路構成図、 第3B図は第3A図に示した回路構成による各アナログ・ス
イッチ群の動作を示すためのタイム・チャートである。 11……信号源 12,21,22,22A〜Ｄ……インタフェース回路 23,23A〜Ｄ……D/A変換器 24A〜Ｄ……アナログ・スイッチ群 25A〜Ｄ……アナログ電圧ホールド回路 31……アナログ・スイッチ制御信号 32,32A〜Ｄ……バス信号 33,33A〜Ｄ……アナログ信号 34A１〜８,34B１〜８,34C１〜８,34D１〜８……アナロ
グ信号 SA１〜８,SB１〜８,SC１〜８,SD１〜８……アナログ・
スイッチ。
Claims (1)
- 【請求項１】入力されたデジタル信号をアナログ電圧に
変換するための１つのデジタル・アナログ変換手段（2
3）と、 前記１つのデジタル・アナログ変換手段からのアナログ
出力を分配するためのｍ個のアナログ・スイッチ（SA〜
SD）よりなるｎ個のアナログ・スイッチ群（24A〜Ｄ）
と、 前記ｎ個のアナログ・スイッチ群により分配されるアナ
ログ電圧を一時保持するためのｍ×ｎ個のアナログ電圧
ホールド回路（25A〜Ｄ）と、 前記ｎ個のアナログ・スイッチ群を制御するための制御
手段（26） とを含む多チャネル・デジタル・アナログ変換回路を周
期的に制御する方法において、 応答速度の速いデータについては１周期ごとに前記ｎ個
のアナログ・スイッチ群のうちの特定の１つのアナログ
・スイッチ群を動作せしめて出力し、応答速度の遅いデ
ータについては他のアナログ・スイッチ群の中から各周
期ごとに異なるアナログ・スイッチ群を選択して動作せ
しめて前記応答速度の速いデータに続けて出力するよう
に制御することにより前記制御手段に前記ｎ個のアナロ
グ・スイッチ群の制御以外の別作業に必要とされる制御
に用いることのできる空き時間を設定して、この空き時
間において前記制御手段が前記別作業を実行し得るよう
にしたことを特徴とする多チャネル・デジタル・アナロ
グ変換回路の制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62330542A JPH0697745B2 (ja) | 1987-12-26 | 1987-12-26 | 多チャネル・デジタル・アナログ変換回路の制御方法 |
| US07/283,134 US4998107A (en) | 1987-12-26 | 1988-12-12 | Control method of multi-channel digital-to-analog converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62330542A JPH0697745B2 (ja) | 1987-12-26 | 1987-12-26 | 多チャネル・デジタル・アナログ変換回路の制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01173920A JPH01173920A (ja) | 1989-07-10 |
| JPH0697745B2 true JPH0697745B2 (ja) | 1994-11-30 |
Family
ID=18233800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62330542A Expired - Fee Related JPH0697745B2 (ja) | 1987-12-26 | 1987-12-26 | 多チャネル・デジタル・アナログ変換回路の制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4998107A (ja) |
| JP (1) | JPH0697745B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653835A (ja) * | 1992-08-03 | 1994-02-25 | Mitsubishi Electric Corp | Ｄ／ａ変換装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4198622A (en) * | 1978-02-21 | 1980-04-15 | National Semiconductor Corporation | Double digital-to-analog converter |
| JPS57194625A (en) * | 1981-05-27 | 1982-11-30 | Nec Corp | Digital to analog converter |
| JPS5829220A (ja) * | 1981-08-14 | 1983-02-21 | Fuji Xerox Co Ltd | アナログ電圧出力装置 |
| US4430642A (en) * | 1981-10-02 | 1984-02-07 | Westinghouse Electric Corp. | Digital-to-analog converter |
| US4591832A (en) * | 1984-07-18 | 1986-05-27 | Rca Corporation | Digital-to-analog conversion system as for use in a digital TV receiver |
-
1987
- 1987-12-26 JP JP62330542A patent/JPH0697745B2/ja not_active Expired - Fee Related
-
1988
- 1988-12-12 US US07/283,134 patent/US4998107A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01173920A (ja) | 1989-07-10 |
| US4998107A (en) | 1991-03-05 |
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