JPH04293365A - 階調補正装置 - Google Patents
階調補正装置Info
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- JPH04293365A JPH04293365A JP3058657A JP5865791A JPH04293365A JP H04293365 A JPH04293365 A JP H04293365A JP 3058657 A JP3058657 A JP 3058657A JP 5865791 A JP5865791 A JP 5865791A JP H04293365 A JPH04293365 A JP H04293365A
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- H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
- H04N19/134—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the element, parameter or criterion affecting or controlling the adaptive coding
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、テレビジョン受像機、
ビデオテープレコーダ等の、映像信号の階調を補正する
場合に用いる階調補正装置に関するものである。
ビデオテープレコーダ等の、映像信号の階調を補正する
場合に用いる階調補正装置に関するものである。
【０００２】
【従来の技術】近年、階調補正装置は、カラーテレビジ
ョン受像機の大型化、高画質化にともない、画像をより
鮮明に見せるため、映像信号を非線形な増幅器に通すこ
とによって、映像信号の階調を補正し、ＣＲＴ上の映像
のダイナミックレンジを拡大するために重要視されてき
ている。
ョン受像機の大型化、高画質化にともない、画像をより
鮮明に見せるため、映像信号を非線形な増幅器に通すこ
とによって、映像信号の階調を補正し、ＣＲＴ上の映像
のダイナミックレンジを拡大するために重要視されてき
ている。
【０００３】以下に、従来の階調補正装置について説明
する。図５は、従来の階調補正装置のブロック図を示す
ものである。図５において、１は入力輝度信号をディジ
タル値に変換するＡＤ変換器である。２は、入力輝度信
号の輝度分布を取るヒストグラムメモリであり、一般的
にはメモリのアドレスに輝度レベルを、そのデータに度
数が入るようにする。３は、ヒストグラム演算回路であ
り、ヒストグラムメモリ２のデータから入力輝度信号の
平均値、モード値、最小値、最大値、偏差係数、白面積
、黒面積等を算出し、その結果によりリミッタレベル、
加算値、累積スタート輝度レベル、累積ストップ輝度レ
ベル、最大輝度レベル等の各制御値を計算し、リミッタ
・加算回路５、累積コントロールレジスタ回路６、正規
化コントロールレジスタ回路７に出力する。上記リミッ
タ・加算回路５は、ヒストグラム演算回路３から転送さ
れるデータにより、ヒストグラムのデータがあるレベル
以上にならないように制限を加えたり、加算演算を行っ
たりする。一般にはアドレスが１度アクセスされる間に
データ処理を終える。上記累積コントロールレジスタ回
路６は、累積ヒストグラムを求める際に、その累積を始
める輝度レベルと、累積を止める輝度レベルをヒストグ
ラム演算回路３より与えられ、ヒストグラム累積加算回
路８を制御する。上記ヒストグラム累積加算回路８は、
累積コントロールレジスタ回路６の制御信号によりヒス
トグラムメモリ２の処理データの累積を行う。９は、累
積ヒストグラムメモリであり、ヒストグラム累積加算回
路８の累積結果を記憶する。一般的にはメモリのアドレ
スに輝度レベルを、そのデータに度数が入るようにする
。上記正規化コントロールレジスタ回路７は、累積ヒス
トグラムのデータを正規化してルックアップテーブルを
作成する際に、その正規化後の出力輝度信号の最大輝度
レベルをヒストグラム演算回路３より与えられ、その値
に応じて正規化係数を制御する。１０は、ルックアップ
テーブル演算回路であり、正規化コントロールレジスタ
回路７の出力信号をもとに累積ヒストグラムメモリ９の
データを正規化する。１１は、ルックアップテーブルメ
モリであり、ルックアップテーブル演算回路１０で正規
化されたデータを記憶する。一般的にはメモリのアドレ
スに輝度レベルを、そのデータに度数が入るようにする
。１２は、タイミング制御回路であり、各演算の順序や
、各メモリの制御等を行う。１３はＤＡ変換器であり、
ルックアップテーブルで補正されたディジタル値の出力
輝度信号をアナログ値に変換する。
する。図５は、従来の階調補正装置のブロック図を示す
ものである。図５において、１は入力輝度信号をディジ
タル値に変換するＡＤ変換器である。２は、入力輝度信
号の輝度分布を取るヒストグラムメモリであり、一般的
にはメモリのアドレスに輝度レベルを、そのデータに度
数が入るようにする。３は、ヒストグラム演算回路であ
り、ヒストグラムメモリ２のデータから入力輝度信号の
平均値、モード値、最小値、最大値、偏差係数、白面積
、黒面積等を算出し、その結果によりリミッタレベル、
加算値、累積スタート輝度レベル、累積ストップ輝度レ
ベル、最大輝度レベル等の各制御値を計算し、リミッタ
・加算回路５、累積コントロールレジスタ回路６、正規
化コントロールレジスタ回路７に出力する。上記リミッ
タ・加算回路５は、ヒストグラム演算回路３から転送さ
れるデータにより、ヒストグラムのデータがあるレベル
以上にならないように制限を加えたり、加算演算を行っ
たりする。一般にはアドレスが１度アクセスされる間に
データ処理を終える。上記累積コントロールレジスタ回
路６は、累積ヒストグラムを求める際に、その累積を始
める輝度レベルと、累積を止める輝度レベルをヒストグ
ラム演算回路３より与えられ、ヒストグラム累積加算回
路８を制御する。上記ヒストグラム累積加算回路８は、
累積コントロールレジスタ回路６の制御信号によりヒス
トグラムメモリ２の処理データの累積を行う。９は、累
積ヒストグラムメモリであり、ヒストグラム累積加算回
路８の累積結果を記憶する。一般的にはメモリのアドレ
スに輝度レベルを、そのデータに度数が入るようにする
。上記正規化コントロールレジスタ回路７は、累積ヒス
トグラムのデータを正規化してルックアップテーブルを
作成する際に、その正規化後の出力輝度信号の最大輝度
レベルをヒストグラム演算回路３より与えられ、その値
に応じて正規化係数を制御する。１０は、ルックアップ
テーブル演算回路であり、正規化コントロールレジスタ
回路７の出力信号をもとに累積ヒストグラムメモリ９の
データを正規化する。１１は、ルックアップテーブルメ
モリであり、ルックアップテーブル演算回路１０で正規
化されたデータを記憶する。一般的にはメモリのアドレ
スに輝度レベルを、そのデータに度数が入るようにする
。１２は、タイミング制御回路であり、各演算の順序や
、各メモリの制御等を行う。１３はＤＡ変換器であり、
ルックアップテーブルで補正されたディジタル値の出力
輝度信号をアナログ値に変換する。
【０００４】以上のように構成された階調補正回路につ
いて、以下その動作について説明する。図６に各部の動
作波形を図示する。
いて、以下その動作について説明する。図６に各部の動
作波形を図示する。
【０００５】まず、入力輝度信号ａをＡＤ変換器１に入
力し、ディジタル値に変換し、変換入力輝度信号ｂとし
て出力する。ヒストグラムメモリ２は、この変換入力輝
度信号ｂをアドレスとし、データをリミッタ・加算回路
５で処理する。この動作を１垂直走査期間行うことによ
って入力輝度信号ａのヒストグラム分布を取ることがで
きる。これを図６（ａ）に示す。
力し、ディジタル値に変換し、変換入力輝度信号ｂとし
て出力する。ヒストグラムメモリ２は、この変換入力輝
度信号ｂをアドレスとし、データをリミッタ・加算回路
５で処理する。この動作を１垂直走査期間行うことによ
って入力輝度信号ａのヒストグラム分布を取ることがで
きる。これを図６（ａ）に示す。
【０００６】次に、このヒストグラム分布の入ったヒス
トグラムメモリ２のデータをヒストグラム演算回路３が
読み出し、入力輝度信号の平均値、モード値、最小値、
最大値、偏差係数、白面積、黒面積等を計算する。そし
て、これらの計算結果からリミッタレベル、加算値、累
積計算のスタート輝度レベル、およびストップ輝度レベ
ル、正規化後の最大輝度レベル等の各制御値を求め、こ
れらのデータをリミッタ・加算回路５、累積コントロー
ルレジスタ回路６、正規化コントロールレジスタ回路７
に転送する。
トグラムメモリ２のデータをヒストグラム演算回路３が
読み出し、入力輝度信号の平均値、モード値、最小値、
最大値、偏差係数、白面積、黒面積等を計算する。そし
て、これらの計算結果からリミッタレベル、加算値、累
積計算のスタート輝度レベル、およびストップ輝度レベ
ル、正規化後の最大輝度レベル等の各制御値を求め、こ
れらのデータをリミッタ・加算回路５、累積コントロー
ルレジスタ回路６、正規化コントロールレジスタ回路７
に転送する。
【０００７】次に、リミッタ・加算回路５はヒストグラ
ムメモリ２からデータを読み出し、各データに対しヒス
トグラム演算回路３から転送された各データをもとにリ
ミッタ（図６（ｂ））や加算等の演算を行い、その結果
（補正ヒストグラムデータｃ）をヒストグラム累積加算
回路８に出力する（図６（ｃ））。ここで、加算値が一
定の場合、その値が大きいほど累積曲線は直線に近くな
り、また小さいほどヒストグラム平坦化処理に近くなる
（図６（ｃ）、図６（ｄ））。
ムメモリ２からデータを読み出し、各データに対しヒス
トグラム演算回路３から転送された各データをもとにリ
ミッタ（図６（ｂ））や加算等の演算を行い、その結果
（補正ヒストグラムデータｃ）をヒストグラム累積加算
回路８に出力する（図６（ｃ））。ここで、加算値が一
定の場合、その値が大きいほど累積曲線は直線に近くな
り、また小さいほどヒストグラム平坦化処理に近くなる
（図６（ｃ）、図６（ｄ））。
【０００８】そして、ヒストグラム累積加算回路８は、
累積コントロールレジスタ回路６より与えられる累積ス
タート輝度レベルと累積ストップ輝度レベルにより、そ
の範囲内について補正ヒストグラムデータｃの累積ヒス
トグラムデータｆを計算し、この結果を累積ヒストグラ
ムメモリ９に記憶する。
累積コントロールレジスタ回路６より与えられる累積ス
タート輝度レベルと累積ストップ輝度レベルにより、そ
の範囲内について補正ヒストグラムデータｃの累積ヒス
トグラムデータｆを計算し、この結果を累積ヒストグラ
ムメモリ９に記憶する。
【０００９】次に、ルックアップテーブル演算回路１０
は、累積ヒストグラムメモリ９からデータを読み出し、
その累積ヒストグラムデータｇの最大値が正規化コント
ロールレジスタ回路７より与えられる最大出力輝度レベ
ルｈになるように正規化係数を求め、この係数で全累積
ヒストグラムデータｇに対して演算を行い、その結果ｉ
をルックアップテーブルメモリ１１に記憶する。このと
き、最大出力輝度レベルｈを制御することにより自動コ
ントラストコントロール（ＡＣＬ）や、自動ブライトコ
ントロール（ＡＢＬ）のような動作ができる。この動作
を図６（ｅ）に示す。
は、累積ヒストグラムメモリ９からデータを読み出し、
その累積ヒストグラムデータｇの最大値が正規化コント
ロールレジスタ回路７より与えられる最大出力輝度レベ
ルｈになるように正規化係数を求め、この係数で全累積
ヒストグラムデータｇに対して演算を行い、その結果ｉ
をルックアップテーブルメモリ１１に記憶する。このと
き、最大出力輝度レベルｈを制御することにより自動コ
ントラストコントロール（ＡＣＬ）や、自動ブライトコ
ントロール（ＡＢＬ）のような動作ができる。この動作
を図６（ｅ）に示す。
【００１０】次に、ルックアップテーブルメモリ１１は
、変換入力輝度信号ｂをアドレスとしてそのデータを読
み出し、このデータを補正出力輝度信号ｊとして出力す
る（図６（ｆ））。そして、ＤＡ変換器１３は、この補
正出力輝度信号ｊをアナログ信号ｋに変換して出力する
。
、変換入力輝度信号ｂをアドレスとしてそのデータを読
み出し、このデータを補正出力輝度信号ｊとして出力す
る（図６（ｆ））。そして、ＤＡ変換器１３は、この補
正出力輝度信号ｊをアナログ信号ｋに変換して出力する
。
【００１１】タイミング制御回路１２は、以上述べたよ
うなタイミングで各部の動作が行われるように各回路の
動作を制御する。（たとえば、同一出願人の出願にかか
る特願平１−２６５３９３号「階調補正装置」参照）
うなタイミングで各部の動作が行われるように各回路の
動作を制御する。（たとえば、同一出願人の出願にかか
る特願平１−２６５３９３号「階調補正装置」参照）
【
００１２】
００１２】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、ヒストグラム演算回路で算出される各制
御信号が、１垂直走査期間のヒストグラム分布から算出
する瞬時値であるため、映像信号に含まれる雑音等によ
り、これらの値が大きく変動し、その結果、補正した出
力輝度信号が振動するという問題点を有していた。
来の構成では、ヒストグラム演算回路で算出される各制
御信号が、１垂直走査期間のヒストグラム分布から算出
する瞬時値であるため、映像信号に含まれる雑音等によ
り、これらの値が大きく変動し、その結果、補正した出
力輝度信号が振動するという問題点を有していた。
【００１３】本発明は上記従来の問題点を解決するもの
で、補正出力輝度信号が振動しないスムーズな補正を行
う階調補正装置を提供するとともに、映像シーンの変化
に追随し、出力応答が遅れないような階調補正装置を提
供することを目的とする。
で、補正出力輝度信号が振動しないスムーズな補正を行
う階調補正装置を提供するとともに、映像シーンの変化
に追随し、出力応答が遅れないような階調補正装置を提
供することを目的とする。
【００１４】
【課題を解決するための手段】この目的を達成するため
に本発明の階調補正装置は、ヒストグラムメモリと、こ
のヒストグラムメモリの出力端に接続されたヒストグラ
ム演算回路と、このヒストグラム演算回路の出力端にそ
れぞれ接続されたリミッタ・加算回路および累積コント
ロールレジスタ回路および正規化コントロールレジスタ
回路と、上記ヒストグラムメモリの出力端と累積コント
ロールレジスタ回路の出力端が接続されたヒストグラム
累積加算回路と、このヒストグラム累積加算回路の出力
端に接続された累積ヒストグラムメモリと、この累積ヒ
ストグラムメモリの出力端と正規化コントロールレジス
タ回路の出力端が接続されたルックアップテーブル演算
回路と、この演算結果を記憶するルックアップテーブル
メモリと、上記ヒストグラムメモリの出力端に接続され
たバッファと、このバッファの出力端に接続された定数
倍回路と、上記ヒストグラムメモリの出力と定数倍回路
の出力を入力し、出力端がヒストグラムメモリの入力端
に接続された加算器と、タイミング制御回路から構成さ
れている。
に本発明の階調補正装置は、ヒストグラムメモリと、こ
のヒストグラムメモリの出力端に接続されたヒストグラ
ム演算回路と、このヒストグラム演算回路の出力端にそ
れぞれ接続されたリミッタ・加算回路および累積コント
ロールレジスタ回路および正規化コントロールレジスタ
回路と、上記ヒストグラムメモリの出力端と累積コント
ロールレジスタ回路の出力端が接続されたヒストグラム
累積加算回路と、このヒストグラム累積加算回路の出力
端に接続された累積ヒストグラムメモリと、この累積ヒ
ストグラムメモリの出力端と正規化コントロールレジス
タ回路の出力端が接続されたルックアップテーブル演算
回路と、この演算結果を記憶するルックアップテーブル
メモリと、上記ヒストグラムメモリの出力端に接続され
たバッファと、このバッファの出力端に接続された定数
倍回路と、上記ヒストグラムメモリの出力と定数倍回路
の出力を入力し、出力端がヒストグラムメモリの入力端
に接続された加算器と、タイミング制御回路から構成さ
れている。
【００１５】また、本発明の階調補正装置は、ヒストグ
ラムメモリと、このヒストグラムメモリの出力端に接続
されたヒストグラム演算回路と、このヒストグラム演算
回路の出力端にそれぞれ接続されたリミッタ・加算回路
および累積コントロールレジスタ回路および正規化コン
トロールレジスタ回路と、上記ヒストグラムメモリの出
力端と累積コントロールレジスタ回路の出力端が接続さ
れたヒストグラム累積加算回路と、このヒストグラム累
積加算回路の出力端に接続された累積ヒストグラムメモ
リと、この累積ヒストグラムメモリの出力端と正規化コ
ントロールレジスタ回路の出力端が接続されたルックア
ップテーブル演算回路と、この演算結果を記憶するルッ
クアップテーブルメモリと、上記ヒストグラムメモリの
出力端にそれぞれ接続されたバッファおよび映像シーン
変化検出回路と、上記バッファの出力端が入力端に接続
され映像シーン変化検出回路の出力端が係数制御端に接
続された定数倍回路と、上記ヒストグラムメモリの出力
と定数倍回路の出力を入力し、出力端がヒストグラムメ
モリの入力端に接続された加算器と、タイミング制御回
路から構成されている。
ラムメモリと、このヒストグラムメモリの出力端に接続
されたヒストグラム演算回路と、このヒストグラム演算
回路の出力端にそれぞれ接続されたリミッタ・加算回路
および累積コントロールレジスタ回路および正規化コン
トロールレジスタ回路と、上記ヒストグラムメモリの出
力端と累積コントロールレジスタ回路の出力端が接続さ
れたヒストグラム累積加算回路と、このヒストグラム累
積加算回路の出力端に接続された累積ヒストグラムメモ
リと、この累積ヒストグラムメモリの出力端と正規化コ
ントロールレジスタ回路の出力端が接続されたルックア
ップテーブル演算回路と、この演算結果を記憶するルッ
クアップテーブルメモリと、上記ヒストグラムメモリの
出力端にそれぞれ接続されたバッファおよび映像シーン
変化検出回路と、上記バッファの出力端が入力端に接続
され映像シーン変化検出回路の出力端が係数制御端に接
続された定数倍回路と、上記ヒストグラムメモリの出力
と定数倍回路の出力を入力し、出力端がヒストグラムメ
モリの入力端に接続された加算器と、タイミング制御回
路から構成されている。
【００１６】また、本発明の階調補正装置は、ヒストグ
ラムメモリと、このヒストグラムメモリの出力端に接続
されたヒストグラム演算回路と、このヒストグラム演算
回路の出力端にそれぞれ接続されたリミッタ・加算回路
および累積コントロールレジスタ回路および正規化コン
トロールレジスタ回路と、上記ヒストグラムメモリの出
力端と累積コントロールレジスタ回路の出力端が接続さ
れたヒストグラム累積加算回路と、このヒストグラム累
積加算回路の出力端に接続された累積ヒストグラムメモ
リと、この累積ヒストグラムメモリの出力端と正規化コ
ントロールレジスタ回路の出力端が接続されたルックア
ップテーブル演算回路と、このルックアップテーブル演
算回路の出力と定数倍回路の出力を入力とする加算器と
、この加算器の出力端に接続されたルックアップテーブ
ルメモリと、このルックアップテーブルメモリの出力を
入力とし加算器の入力端に出力端を接続する定数倍回路
と、タイミング制御回路から構成されている。
ラムメモリと、このヒストグラムメモリの出力端に接続
されたヒストグラム演算回路と、このヒストグラム演算
回路の出力端にそれぞれ接続されたリミッタ・加算回路
および累積コントロールレジスタ回路および正規化コン
トロールレジスタ回路と、上記ヒストグラムメモリの出
力端と累積コントロールレジスタ回路の出力端が接続さ
れたヒストグラム累積加算回路と、このヒストグラム累
積加算回路の出力端に接続された累積ヒストグラムメモ
リと、この累積ヒストグラムメモリの出力端と正規化コ
ントロールレジスタ回路の出力端が接続されたルックア
ップテーブル演算回路と、このルックアップテーブル演
算回路の出力と定数倍回路の出力を入力とする加算器と
、この加算器の出力端に接続されたルックアップテーブ
ルメモリと、このルックアップテーブルメモリの出力を
入力とし加算器の入力端に出力端を接続する定数倍回路
と、タイミング制御回路から構成されている。
【００１７】また、本発明の階調補正装置は、ヒストグ
ラムメモリと、このヒストグラムメモリの出力端に接続
されたヒストグラム演算回路と、このヒストグラム演算
回路の出力端にそれぞれ接続されたリミッタ・加算回路
および累積コントロールレジスタ回路および正規化コン
トロールレジスタ回路と、上記ヒストグラムメモリの出
力端と累積コントロールレジスタ回路の出力端が接続さ
れたヒストグラム累積加算回路と、このヒストグラム累
積加算回路の出力端に接続された累積ヒストグラムメモ
リと、この累積ヒストグラムメモリの出力端と正規化コ
ントロールレジスタ回路の出力端が接続されたルックア
ップテーブル演算回路と、このルックアップテーブル演
算回路の出力と定数倍回路の出力との和をとる加算器と
、この加算器の出力を入力とするルックアップテーブル
メモリと、このルックアップテーブルメモリの出力を入
力し、出力端が加算器の入力端に接続された定数倍回路
と、上記ルックアップテーブル演算回路の出力を入力し
、出力端が定数倍回路の係数制御端に接続された映像シ
ーン変化検出回路と、タイミング制御回路から構成され
ている。
ラムメモリと、このヒストグラムメモリの出力端に接続
されたヒストグラム演算回路と、このヒストグラム演算
回路の出力端にそれぞれ接続されたリミッタ・加算回路
および累積コントロールレジスタ回路および正規化コン
トロールレジスタ回路と、上記ヒストグラムメモリの出
力端と累積コントロールレジスタ回路の出力端が接続さ
れたヒストグラム累積加算回路と、このヒストグラム累
積加算回路の出力端に接続された累積ヒストグラムメモ
リと、この累積ヒストグラムメモリの出力端と正規化コ
ントロールレジスタ回路の出力端が接続されたルックア
ップテーブル演算回路と、このルックアップテーブル演
算回路の出力と定数倍回路の出力との和をとる加算器と
、この加算器の出力を入力とするルックアップテーブル
メモリと、このルックアップテーブルメモリの出力を入
力し、出力端が加算器の入力端に接続された定数倍回路
と、上記ルックアップテーブル演算回路の出力を入力し
、出力端が定数倍回路の係数制御端に接続された映像シ
ーン変化検出回路と、タイミング制御回路から構成され
ている。
【００１８】
【作用】これらの構成によって、ルックアップテーブル
を作成するために用いるヒストグラム分布のデータを巡
回型フィルタ回路に通すことによりヒストグラム分布の
変化の時定数が大きくなり、入力される映像信号に含ま
れる雑音等による各制御信号の変動を抑えることができ
、その結果、補正出力輝度信号の振動を止めることがで
きる。
を作成するために用いるヒストグラム分布のデータを巡
回型フィルタ回路に通すことによりヒストグラム分布の
変化の時定数が大きくなり、入力される映像信号に含ま
れる雑音等による各制御信号の変動を抑えることができ
、その結果、補正出力輝度信号の振動を止めることがで
きる。
【００１９】また、ルックアップテーブルのデータを巡
回型フィルタ回路に通すことにより、雑音等によって各
制御信号が誤検出され、ルックアップテーブルが大きく
振動しても、フィードバック係の時定数により、補正出
力輝度信号が振動することなく、滑らかな補正ができる
。
回型フィルタ回路に通すことにより、雑音等によって各
制御信号が誤検出され、ルックアップテーブルが大きく
振動しても、フィードバック係の時定数により、補正出
力輝度信号が振動することなく、滑らかな補正ができる
。
【００２０】さらに、映像シーンの変化を検出し、その
変化の割合に応じて、巡回型フィルタ回路を構成する定
数倍回路の係数を変化させることにより、たとえば、映
像シーンが急激に変化したときはその係数を０にするこ
とにより、出力応答の遅れをなくすことができる。
変化の割合に応じて、巡回型フィルタ回路を構成する定
数倍回路の係数を変化させることにより、たとえば、映
像シーンが急激に変化したときはその係数を０にするこ
とにより、出力応答の遅れをなくすことができる。
【００２１】
【実施例】（実施例１）以下、本発明の一実施例につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００２２】図１において、１はＡＤ変換器、２はヒス
トグラムメモリ、３はヒストグラム演算回路であり、従
来例と同じである。２１はバッファであり、１垂直走査
期間前に抽出したヒストグラムデータを蓄える。２２は
定数倍回路であり、バッファ２１より供給される入力信
号にある定数を乗算する。２３は加算器であり、定数倍
回路２２の出力とヒストグラムメモリ２の出力との加算
を行う。その加算出力はヒストグラムメモリ２に加えて
いる。その他の回路構成も図５と同様である。
トグラムメモリ、３はヒストグラム演算回路であり、従
来例と同じである。２１はバッファであり、１垂直走査
期間前に抽出したヒストグラムデータを蓄える。２２は
定数倍回路であり、バッファ２１より供給される入力信
号にある定数を乗算する。２３は加算器であり、定数倍
回路２２の出力とヒストグラムメモリ２の出力との加算
を行う。その加算出力はヒストグラムメモリ２に加えて
いる。その他の回路構成も図５と同様である。
【００２３】以上のように構成された階調補正装置につ
いてその動作を説明する。まず、新しく１垂直走査期間
サンプルを始める前に、既にヒストグラムメモリ２に記
憶されているデータをバッファ２１に転送し、ヒストグ
ラムメモリ２の内部をクリアする。その後、新たにサン
プルを行う。１垂直走査期間のサンプルが終了した後、
ヒストグラムメモリ２のデータを順次読み出す。そして
、その出力データｒと、これに対応する輝度レベルのデ
ータをバッファ２１より読み出し、定数倍回路２２であ
る係数を乗算したデータｓとを加算器２３で加算する。 その加算結果ｔをヒストグラムメモリ２に書き込み、ヒ
ストグラム分布を更新する。以後、この更新したヒスト
グラム分布をもとにヒストグラム演算回路３で各制御信
号を算出し、累積ヒストグラムを求め、ルックアップテ
ーブルを作成する。
いてその動作を説明する。まず、新しく１垂直走査期間
サンプルを始める前に、既にヒストグラムメモリ２に記
憶されているデータをバッファ２１に転送し、ヒストグ
ラムメモリ２の内部をクリアする。その後、新たにサン
プルを行う。１垂直走査期間のサンプルが終了した後、
ヒストグラムメモリ２のデータを順次読み出す。そして
、その出力データｒと、これに対応する輝度レベルのデ
ータをバッファ２１より読み出し、定数倍回路２２であ
る係数を乗算したデータｓとを加算器２３で加算する。 その加算結果ｔをヒストグラムメモリ２に書き込み、ヒ
ストグラム分布を更新する。以後、この更新したヒスト
グラム分布をもとにヒストグラム演算回路３で各制御信
号を算出し、累積ヒストグラムを求め、ルックアップテ
ーブルを作成する。
【００２４】以上のように本実施例によれば、バッファ
２１と、定数倍回路２２と、加算器２３を設けることに
より、入力信号に含まれる雑音等によるヒストグラム分
布の変動を抑制することができる。
２１と、定数倍回路２２と、加算器２３を設けることに
より、入力信号に含まれる雑音等によるヒストグラム分
布の変動を抑制することができる。
【００２５】（実施例２）次に、本発明の第２の実施例
について図面を参照しながら説明する。
について図面を参照しながら説明する。
【００２６】図２において、２はヒストグラムメモリ、
２１はバッファ、２２は定数倍回路、２３は加算器であ
り、図１の構成と同様なものである。図１の構成と異な
るのは、映像シーン変化検出回路２４を設け、その入力
端をヒストグラムメモリ２の出力端に接続し、映像シー
ン変化検出回路２４の出力端を定数倍回路２２の係数制
御端に接続した点である。
２１はバッファ、２２は定数倍回路、２３は加算器であ
り、図１の構成と同様なものである。図１の構成と異な
るのは、映像シーン変化検出回路２４を設け、その入力
端をヒストグラムメモリ２の出力端に接続し、映像シー
ン変化検出回路２４の出力端を定数倍回路２２の係数制
御端に接続した点である。
【００２７】以上のように構成された階調補正装置につ
いてその動作を説明する。基本的な動作は実施例１と同
様である。実施例１と異なるのは、まず、映像シーン変
化検出回路２４でバッファ２１に蓄積された以前のヒス
トグラムの最小値とヒストグラムメモリ２に記憶された
現ヒストグラムの最小値を比較し、その差の大きさに応
じて定数倍回路２２の係数を変化させる。たとえば、そ
の差が大きいとき、つまり映像シーンが急変したときは
係数を０とし、ヒストグラムメモリ２に記憶された瞬時
のヒストグラム分布をもとに演算を行う。
いてその動作を説明する。基本的な動作は実施例１と同
様である。実施例１と異なるのは、まず、映像シーン変
化検出回路２４でバッファ２１に蓄積された以前のヒス
トグラムの最小値とヒストグラムメモリ２に記憶された
現ヒストグラムの最小値を比較し、その差の大きさに応
じて定数倍回路２２の係数を変化させる。たとえば、そ
の差が大きいとき、つまり映像シーンが急変したときは
係数を０とし、ヒストグラムメモリ２に記憶された瞬時
のヒストグラム分布をもとに演算を行う。
【００２８】かかる構成によれば、バッファ２１と、定
数倍回路２２と、加算器２３と、映像シーン変化検出回
路２４を設けることにより、映像シーンが急に変化した
ときはフィードバック系の係数を変えることで最終出力
の応答が遅れることなく補正を行うことができる。
数倍回路２２と、加算器２３と、映像シーン変化検出回
路２４を設けることにより、映像シーンが急に変化した
ときはフィードバック系の係数を変えることで最終出力
の応答が遅れることなく補正を行うことができる。
【００２９】なお、映像シーン変化検出回路２４におい
て、映像シーンの変化の検出はヒストグラムの最小値か
ら行ったが、最大値や平均値等からも行うことができる
。
て、映像シーンの変化の検出はヒストグラムの最小値か
ら行ったが、最大値や平均値等からも行うことができる
。
【００３０】（実施例３）次に、本発明の第３の実施例
について図面を参照しながら説明する。
について図面を参照しながら説明する。
【００３１】図３において、１０はルックアップテーブ
ル演算回路、１１はルックアップテーブルメモリであり
従来例と同様である。３１は定数倍回路でルックアップ
テーブルメモリ１１から供給される入力信号にある定数
を乗算する。３２は加算器であり、ルックアップテーブ
ル演算回路１０の出力と定数倍回路３１の出力の加算を
行う。その出力をルックアップテーブルメモリ１１に供
給するようにしている。その他の構成は図５と同様であ
る。
ル演算回路、１１はルックアップテーブルメモリであり
従来例と同様である。３１は定数倍回路でルックアップ
テーブルメモリ１１から供給される入力信号にある定数
を乗算する。３２は加算器であり、ルックアップテーブ
ル演算回路１０の出力と定数倍回路３１の出力の加算を
行う。その出力をルックアップテーブルメモリ１１に供
給するようにしている。その他の構成は図５と同様であ
る。
【００３２】以上のように構成された階調補正装置につ
いてその動作を説明する。ルックアップテーブルメモリ
１１の内容を順次更新する際、まず、ルックアップテー
ブルメモリ１１のデータを出力し、その出力データに定
数倍回路３１である一定値を乗算する。次に、この定数
倍回路３１の出力データｖとその輝度レベルに対応する
ルックアップテーブル演算回路１０で算出された変換デ
ータｕを加算器３２で加算し、その結果ｗをルックアッ
プテーブルメモリ１１に書き込む。
いてその動作を説明する。ルックアップテーブルメモリ
１１の内容を順次更新する際、まず、ルックアップテー
ブルメモリ１１のデータを出力し、その出力データに定
数倍回路３１である一定値を乗算する。次に、この定数
倍回路３１の出力データｖとその輝度レベルに対応する
ルックアップテーブル演算回路１０で算出された変換デ
ータｕを加算器３２で加算し、その結果ｗをルックアッ
プテーブルメモリ１１に書き込む。
【００３３】かかる構成によれば、定数倍回路３１と、
加算器３２とによって巡回型フィルタ回路を構成し、そ
の時定数によりルックアップテーブルの振動を抑制でき
る。
加算器３２とによって巡回型フィルタ回路を構成し、そ
の時定数によりルックアップテーブルの振動を抑制でき
る。
【００３４】（実施例４）次に、本発明の第４の実施例
について図面を参照しながら説明する。
について図面を参照しながら説明する。
【００３５】図４において、１０はルックアップテーブ
ル演算回路、１１はルックアップテーブルメモリ、３１
は定数倍回路、３２は加算器であり図３の構成と同様な
ものである。図３の構成と異なるのは、映像シーン変化
検出回路３３を設け、その入力端をルックアップテーブ
ル演算回路１０の出力端に接続し、映像シーン変化検出
回路３３の出力端を定数倍回路３１の係数制御端に接続
した点である。
ル演算回路、１１はルックアップテーブルメモリ、３１
は定数倍回路、３２は加算器であり図３の構成と同様な
ものである。図３の構成と異なるのは、映像シーン変化
検出回路３３を設け、その入力端をルックアップテーブ
ル演算回路１０の出力端に接続し、映像シーン変化検出
回路３３の出力端を定数倍回路３１の係数制御端に接続
した点である。
【００３６】以上のように構成された階調補正装置につ
いてその動作を説明する。基本的な動作は実施例３と同
様である。実施例３と異なるのは、まず、映像シーン変
化検出回路３３で以前のヒストグラムから算出したルッ
クアップテーブルから輝度レベルを減算した差分の最大
値と現在のヒストグラムから算出したルックアップテー
ブルと輝度レベルの差分の最大値の比較を行い、その差
の大きさに応じて定数倍回路３１の係数を変化させる。 たとえば、その差が大きいとき、つまり映像シーンが急
変したときは係数を０とし、いま算出したルックアップ
テーブルの瞬時値ｕをルックアップテーブルメモリ１１
に書き込む。
いてその動作を説明する。基本的な動作は実施例３と同
様である。実施例３と異なるのは、まず、映像シーン変
化検出回路３３で以前のヒストグラムから算出したルッ
クアップテーブルから輝度レベルを減算した差分の最大
値と現在のヒストグラムから算出したルックアップテー
ブルと輝度レベルの差分の最大値の比較を行い、その差
の大きさに応じて定数倍回路３１の係数を変化させる。 たとえば、その差が大きいとき、つまり映像シーンが急
変したときは係数を０とし、いま算出したルックアップ
テーブルの瞬時値ｕをルックアップテーブルメモリ１１
に書き込む。
【００３７】かかる構成によれば、定数倍回路３１と、
加算器３２と、映像シーン変化検出回路３３を設けるこ
とにより、映像シーンの急変時は巡回型フィルタ回路の
時定数を変えることで補正出力の応答が遅れることなく
補正を行うことができる。
加算器３２と、映像シーン変化検出回路３３を設けるこ
とにより、映像シーンの急変時は巡回型フィルタ回路の
時定数を変えることで補正出力の応答が遅れることなく
補正を行うことができる。
【００３８】なお、映像シーン変化検出回路３３におい
て、映像シーンの変化の検出はルックアップテーブルの
差分の最大値から行ったが、変換曲線の傾きや、折れ曲
がり点等から行うこともできる。
て、映像シーンの変化の検出はルックアップテーブルの
差分の最大値から行ったが、変換曲線の傾きや、折れ曲
がり点等から行うこともできる。
【００３９】
【発明の効果】以上のように本発明は、ヒストグラムメ
モリと、このヒストグラムメモリの出力端に接続された
ヒストグラム演算回路と、このヒストグラム演算回路の
出力端にそれぞれ接続されたリミッタ・加算回路および
累積コントロールレジスタ回路および正規化コントロー
ルレジスタ回路と、上記ヒストグラムメモリの出力端と
累積コントロールレジスタ回路の出力端が接続されたヒ
ストグラム累積加算回路と、このヒストグラム累積加算
回路の出力端に接続された累積ヒストグラムメモリと、
この累積ヒストグラムメモリの出力端と正規化コントロ
ールレジスタ回路の出力端が接続されたルックアップテ
ーブル演算回路と、この演算結果を記憶するルックアッ
プテーブルメモリと、上記ヒストグラムメモリの出力端
に接続されたバッファと、このバッファの出力端に接続
された定数倍回路と、上記ヒストグラムメモリの出力と
定数倍回路の出力を加算し、その加算結果をヒストグラ
ムメモリに供給する加算器と、タイミング制御回路を設
けることにより、映像信号に含まれる雑音等によるヒス
トグラム分布の変動を抑制でき、補正された出力信号が
振動しない優れた階調補正装置を実現できるものである
。
モリと、このヒストグラムメモリの出力端に接続された
ヒストグラム演算回路と、このヒストグラム演算回路の
出力端にそれぞれ接続されたリミッタ・加算回路および
累積コントロールレジスタ回路および正規化コントロー
ルレジスタ回路と、上記ヒストグラムメモリの出力端と
累積コントロールレジスタ回路の出力端が接続されたヒ
ストグラム累積加算回路と、このヒストグラム累積加算
回路の出力端に接続された累積ヒストグラムメモリと、
この累積ヒストグラムメモリの出力端と正規化コントロ
ールレジスタ回路の出力端が接続されたルックアップテ
ーブル演算回路と、この演算結果を記憶するルックアッ
プテーブルメモリと、上記ヒストグラムメモリの出力端
に接続されたバッファと、このバッファの出力端に接続
された定数倍回路と、上記ヒストグラムメモリの出力と
定数倍回路の出力を加算し、その加算結果をヒストグラ
ムメモリに供給する加算器と、タイミング制御回路を設
けることにより、映像信号に含まれる雑音等によるヒス
トグラム分布の変動を抑制でき、補正された出力信号が
振動しない優れた階調補正装置を実現できるものである
。
【００４０】さらに、ヒストグラムメモリと、このヒス
トグラムメモリの出力端に接続されたヒストグラム演算
回路と、このヒストグラム演算回路の出力端にそれぞれ
接続されたリミッタ・加算回路および累積コントロール
レジスタ回路および正規化コントロールレジスタ回路と
、上記ヒストグラムメモリの出力端と累積コントロール
レジスタ回路の出力端が接続されたヒストグラム累積加
算回路と、このヒストグラム累積加算回路の出力端に接
続された累積ヒストグラムメモリと、この累積ヒストグ
ラムメモリの出力端と正規化コントロールレジスタ回路
の出力端が接続されたルックアップテーブル演算回路と
、この演算結果を記憶するルックアップテーブルメモリ
と、上記ヒストグラムメモリの出力端にそれぞれ接続さ
れたバッファおよび映像シーン変化検出回路と、上記バ
ッファの出力端が入力端に接続され、映像シーン変化検
出回路の出力端が係数制御端に接続された定数倍回路と
、上記ヒストグラムメモリの出力と定数倍回路の出力を
加算し、その加算出力をヒストグラムメモリの入力とし
て供給する加算器と、タイミング制御回路を設けること
により、映像シーンの変化に応じて、フィードバック系
の係数を変化させることで出力応答の遅れをなくすこと
ができ、映像シーンの変化に追随した階調補正ができる
優れた階調補正装置を実現できるものである。
トグラムメモリの出力端に接続されたヒストグラム演算
回路と、このヒストグラム演算回路の出力端にそれぞれ
接続されたリミッタ・加算回路および累積コントロール
レジスタ回路および正規化コントロールレジスタ回路と
、上記ヒストグラムメモリの出力端と累積コントロール
レジスタ回路の出力端が接続されたヒストグラム累積加
算回路と、このヒストグラム累積加算回路の出力端に接
続された累積ヒストグラムメモリと、この累積ヒストグ
ラムメモリの出力端と正規化コントロールレジスタ回路
の出力端が接続されたルックアップテーブル演算回路と
、この演算結果を記憶するルックアップテーブルメモリ
と、上記ヒストグラムメモリの出力端にそれぞれ接続さ
れたバッファおよび映像シーン変化検出回路と、上記バ
ッファの出力端が入力端に接続され、映像シーン変化検
出回路の出力端が係数制御端に接続された定数倍回路と
、上記ヒストグラムメモリの出力と定数倍回路の出力を
加算し、その加算出力をヒストグラムメモリの入力とし
て供給する加算器と、タイミング制御回路を設けること
により、映像シーンの変化に応じて、フィードバック系
の係数を変化させることで出力応答の遅れをなくすこと
ができ、映像シーンの変化に追随した階調補正ができる
優れた階調補正装置を実現できるものである。
【００４１】また、ヒストグラムメモリと、このヒスト
グラムメモリの出力端に接続されたヒストグラム演算回
路と、このヒストグラム演算回路の出力端にそれぞれ接
続されたリミッタ・加算回路および累積コントロールレ
ジスタ回路および正規化コントロールレジスタ回路と、
上記ヒストグラムメモリの出力端と累積コントロールレ
ジスタ回路の出力端が接続されたヒストグラム累積加算
回路と、このヒストグラム累積加算回路の出力端に接続
された累積ヒストグラムメモリと、この累積ヒストグラ
ムメモリの出力端と正規化コントロールレジスタ回路の
出力端が接続されたルックアップテーブル演算回路と、
このルックアップテーブル演算回路の出力と定数倍回路
の出力を加算する加算器と、この加算器の出力端に接続
されたルックアップテーブルメモリと、このルックアッ
プテーブルメモリの出力端と加算器の入力端との間に接
続された定数倍回路と、タイミング制御回路を設けるこ
とにより、各制御信号の誤検出によるルックアップテー
ブルのばたつきがあっても、メモリに書き込む最終ルッ
クアップテーブルの変動は抑制でき、滑らかな階調補正
を行う優れた階調補正装置を実現できるものである。
グラムメモリの出力端に接続されたヒストグラム演算回
路と、このヒストグラム演算回路の出力端にそれぞれ接
続されたリミッタ・加算回路および累積コントロールレ
ジスタ回路および正規化コントロールレジスタ回路と、
上記ヒストグラムメモリの出力端と累積コントロールレ
ジスタ回路の出力端が接続されたヒストグラム累積加算
回路と、このヒストグラム累積加算回路の出力端に接続
された累積ヒストグラムメモリと、この累積ヒストグラ
ムメモリの出力端と正規化コントロールレジスタ回路の
出力端が接続されたルックアップテーブル演算回路と、
このルックアップテーブル演算回路の出力と定数倍回路
の出力を加算する加算器と、この加算器の出力端に接続
されたルックアップテーブルメモリと、このルックアッ
プテーブルメモリの出力端と加算器の入力端との間に接
続された定数倍回路と、タイミング制御回路を設けるこ
とにより、各制御信号の誤検出によるルックアップテー
ブルのばたつきがあっても、メモリに書き込む最終ルッ
クアップテーブルの変動は抑制でき、滑らかな階調補正
を行う優れた階調補正装置を実現できるものである。
【００４２】さらに、ヒストグラムメモリと、このヒス
トグラムメモリの出力端に接続されたヒストグラム演算
回路と、このヒストグラム演算回路の出力端にそれぞれ
接続されたリミッタ・加算回路および累積コントロール
レジスタ回路および正規化コントロールレジスタ回路と
、上記ヒストグラムメモリの出力端と累積コントロール
レジスタ回路の出力端が接続されたヒストグラム累積加
算回路と、このヒストグラム累積加算回路の出力端に接
続された累積ヒストグラムメモリと、この累積ヒストグ
ラムメモリの出力端と正規化コントロールレジスタ回路
の出力端が接続されたルックアップテーブル演算回路と
、このルックアップテーブル演算回路の出力と定数倍回
路の出力を加算する加算器と、この加算器の出力端に接
続されたルックアップテーブルメモリと、このルックア
ップテーブルメモリの出力を入力とし、出力端が加算器
の入力端に接続された定数倍回路と、上記ルックアップ
テーブル演算回路の出力端と定数倍回路の係数制御端の
間に接続された映像シーン変化検出回路を設けることに
より、映像シーンの変化に応じて、巡回型フィルタ回路
の係数を変化させることで出力応答が遅れない高速な階
調補正ができる優れた階調補正装置を実現できるもので
ある。
トグラムメモリの出力端に接続されたヒストグラム演算
回路と、このヒストグラム演算回路の出力端にそれぞれ
接続されたリミッタ・加算回路および累積コントロール
レジスタ回路および正規化コントロールレジスタ回路と
、上記ヒストグラムメモリの出力端と累積コントロール
レジスタ回路の出力端が接続されたヒストグラム累積加
算回路と、このヒストグラム累積加算回路の出力端に接
続された累積ヒストグラムメモリと、この累積ヒストグ
ラムメモリの出力端と正規化コントロールレジスタ回路
の出力端が接続されたルックアップテーブル演算回路と
、このルックアップテーブル演算回路の出力と定数倍回
路の出力を加算する加算器と、この加算器の出力端に接
続されたルックアップテーブルメモリと、このルックア
ップテーブルメモリの出力を入力とし、出力端が加算器
の入力端に接続された定数倍回路と、上記ルックアップ
テーブル演算回路の出力端と定数倍回路の係数制御端の
間に接続された映像シーン変化検出回路を設けることに
より、映像シーンの変化に応じて、巡回型フィルタ回路
の係数を変化させることで出力応答が遅れない高速な階
調補正ができる優れた階調補正装置を実現できるもので
ある。
【図１】本発明の第１の実施例における階調補正装置の
ブロック図
ブロック図
【図２】本発明の第２の実施例における階調補正装置の
ブロック図
ブロック図
【図３】本発明の第３の実施例における階調補正装置の
ブロック図
ブロック図
【図４】本発明の第４の実施例における階調補正装置の
ブロック図
ブロック図
【図５】従来の階調補正装置のブロック図
【図６】従来
の階調補正装置の動作を説明する波形図
の階調補正装置の動作を説明する波形図
２１ バッファ
２２ 定数倍回路
２３ 加算器
２４ 映像シーン変化検出回路
３１ 定数倍回路
３２ 加算器
３３ 映像シーン変化検出回路
Claims (4)
- 【請求項１】 映像輝度信号のヒストグラムを記憶す
るヒストグラムメモリと、このヒストグラムメモリの出
力信号を入力としこのデータからヒストグラムの特徴を
抽出するヒストグラム演算回路と、このヒストグラム演
算回路の出力端に接続され上記ヒストグラムメモリのデ
ータを処理するリミッタ・加算回路と、上記ヒストグラ
ム演算回路の出力端にそれぞれ接続された累積コントロ
ールレジスタ回路および正規化コントロールレジスタ回
路と、上記ヒストグラムメモリの出力信号と累積コント
ロールレジスタ回路の出力信号を入力し上記ヒストグラ
ムメモリの処理データを累積加算するヒストグラム累積
加算回路と、累積加算した結果を記憶する累積ヒストグ
ラムメモリと、この累積ヒストグラムメモリの出力信号
と正規化コントロールレジスタ回路の出力信号を入力し
累積ヒストグラムメモリのデータを正規化するルックア
ップテーブル演算回路と、この演算結果を記憶するルッ
クアップテーブルメモリと、上記ヒストグラムメモリの
出力端に接続され１垂直走査期間前のヒストグラムデー
タを蓄えるバッファと、このバッファの出力端に接続さ
れた定数倍回路と、上記ヒストグラムメモリの出力デー
タと定数倍回路の出力データを加算し、この加算結果を
ヒストグラムメモリに入力する加算器と、上記各回路を
制御するタイミング制御回路を備えたことを特徴とする
階調補正装置。 - 【請求項２】 映像輝度信号のヒストグラムを記憶す
るヒストグラムメモリと、このヒストグラムメモリの出
力信号を入力としこのデータからヒストグラムの特徴を
抽出するヒストグラム演算回路と、このヒストグラム演
算回路の出力端に接続され上記ヒストグラムメモリのデ
ータを処理するリミッタ・加算回路と、上記ヒストグラ
ム演算回路の出力端にそれぞれ接続された累積コントロ
ールレジスタ回路および正規化コントロールレジスタ回
路と、上記ヒストグラムメモリの出力信号と累積コント
ロールレジスタ回路の出力信号を入力し上記ヒストグラ
ムメモリの処理データを累積加算するヒストグラム累積
加算回路と、累積加算した結果を記憶する累積ヒストグ
ラムメモリと、この累積ヒストグラムメモリの出力信号
と正規化コントロールレジスタ回路の出力信号を入力と
し累積ヒストグラムメモリのデータを正規化するルック
アップテーブル演算回路と、この演算結果を記憶するル
ックアップテーブルメモリと、上記ヒストグラムメモリ
の出力端に接続され１垂直走査期間前のヒストグラムデ
ータを蓄えるバッファと、上記ヒストグラムメモリの出
力端に接続され映像シーンの変化を検出する回路と、上
記バッファの出力信号を入力とし上記映像シーン変化検
出回路の出力信号により係数の値が変化する定数倍回路
と、上記ヒストグラムメモリの出力データと定数倍回路
の出力データを加算し、この加算結果をヒストグラムメ
モリに入力する加算器と、タイミング制御回路を備えた
ことを特徴とする階調補正装置。 - 【請求項３】 映像輝度信号のヒストグラムを記憶す
るヒストグラムメモリと、このヒストグラムメモリの出
力信号を入力としこのデータからヒストグラムの特徴を
抽出するヒストグラム演算回路と、このヒストグラム演
算回路の出力端に接続され上記ヒストグラムメモリのデ
ータを処理するリミッタ・加算回路と、上記ヒストグラ
ム演算回路の出力端にそれぞれ接続された累積コントロ
ールレジスタ回路および正規化コントロールレジスタ回
路と、上記ヒストグラムメモリの出力信号と累積コント
ロールレジスタ回路の出力信号を入力とし上記ヒストグ
ラムメモリの処理データを累積加算するヒストグラム累
積加算回路と、累積加算した結果を記憶する累積ヒスト
グラムメモリと、この累積ヒストグラムメモリの出力信
号と正規化コントロールレジスタ回路の出力信号を入力
とし累積ヒストグラムメモリのデータを正規化するルッ
クアップテーブル演算回路と、このルックアップテーブ
ル演算回路の出力データと定数倍回路の出力データを加
算する加算器と、この加算器の出力データを記憶するル
ックアップテーブルメモリと、このルックアップテーブ
ルメモリのデータを定数倍してその結果を上記加算器に
出力する定数倍回路と、タイミング制御回路を備えたこ
とを特徴とする階調補正装置。 - 【請求項４】 映像輝度信号のヒストグラムを記憶す
るヒストグラムメモリと、このヒストグラムメモリの出
力信号を入力としこのデータからヒストグラムの特徴を
抽出するヒストグラム演算回路と、このヒストグラム演
算回路の出力端に接続され上記ヒストグラムメモリのデ
ータを処理するリミッタ・加算回路と、上記ヒストグラ
ム演算回路の出力端にそれぞれ接続された累積コントロ
ールレジスタ回路および正規化コントロールレジスタ回
路と、上記ヒストグラムメモリの出力信号と累積ヒスト
グラムレジスタ回路の出力に信号を入力とし上記ヒスト
グラムメモリの処理データを累積加算するヒストグラム
累積加算回路と、累積加算した結果を記憶する累積ヒス
トグラムメモリと、この累積ヒストグラムメモリの出力
信号と正規化コントロールレジスタ回路の出力信号を入
力とし累積ヒストグラムメモリのデータを正規化するル
ックアップテーブル演算回路と、このルックアップテー
ブル演算回路の出力データと定数倍回路の出力データを
加算する加算器と、この加算器の出力データを記憶する
ルックアップテーブルメモリと、上記ルックアップテー
ブル演算回路の出力端に接続された映像シーンの変化を
検出する回路と、この映像シーン変化検出回路の出力信
号により変化する係数で上記ルックアップテーブルメモ
リのデータを定数倍して加算器に出力する定数倍回路と
、タイミング制御回路を備えたことを特徴とする階調補
正装置。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3058657A JPH0799862B2 (ja) | 1991-03-22 | 1991-03-22 | 階調補正装置 |
| US07/846,143 US5241386A (en) | 1991-03-22 | 1992-03-05 | Video signal gradation corrector providing smooth correction while avoiding oscillation of a corrected output luminance signal due to noise and achieving fast response to sudden video scene changes |
| EP92302019A EP0505073B1 (en) | 1991-03-22 | 1992-03-10 | Video signal gradation corrector |
| CA002062609A CA2062609C (en) | 1991-03-22 | 1992-03-10 | Video signal gradation corrector |
| DE69215562T DE69215562T2 (de) | 1991-03-22 | 1992-03-10 | Videosignalgradationskorrekturvorrichtung |
| MYPI92000384A MY110312A (en) | 1991-03-22 | 1992-03-10 | Video signal gradation corrector providing smooth correction while avoiding oscillation of a corrected output luminance signal due to noise and achieving fast response to sudden video scene changes |
| AU12807/92A AU641589B2 (en) | 1991-03-22 | 1992-03-11 | Video signal gradation corrector |
| KR1019920004684A KR950006236B1 (ko) | 1991-03-22 | 1992-03-21 | 계조보정장치 |
| CN92101861A CN1025275C (zh) | 1991-03-22 | 1992-03-21 | 视频信号灰度校正器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3058657A JPH0799862B2 (ja) | 1991-03-22 | 1991-03-22 | 階調補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04293365A true JPH04293365A (ja) | 1992-10-16 |
| JPH0799862B2 JPH0799862B2 (ja) | 1995-10-25 |
Family
ID=13090663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3058657A Expired - Fee Related JPH0799862B2 (ja) | 1991-03-22 | 1991-03-22 | 階調補正装置 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US5241386A (ja) |
| EP (1) | EP0505073B1 (ja) |
| JP (1) | JPH0799862B2 (ja) |
| KR (1) | KR950006236B1 (ja) |
| CN (1) | CN1025275C (ja) |
| AU (1) | AU641589B2 (ja) |
| CA (1) | CA2062609C (ja) |
| DE (1) | DE69215562T2 (ja) |
| MY (1) | MY110312A (ja) |
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| JP2936791B2 (ja) * | 1991-05-28 | 1999-08-23 | 松下電器産業株式会社 | 階調補正装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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1991
- 1991-03-22 JP JP3058657A patent/JPH0799862B2/ja not_active Expired - Fee Related
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1992
- 1992-03-05 US US07/846,143 patent/US5241386A/en not_active Expired - Fee Related
- 1992-03-10 CA CA002062609A patent/CA2062609C/en not_active Expired - Fee Related
- 1992-03-10 MY MYPI92000384A patent/MY110312A/en unknown
- 1992-03-10 EP EP92302019A patent/EP0505073B1/en not_active Expired - Lifetime
- 1992-03-10 DE DE69215562T patent/DE69215562T2/de not_active Expired - Fee Related
- 1992-03-11 AU AU12807/92A patent/AU641589B2/en not_active Ceased
- 1992-03-21 CN CN92101861A patent/CN1025275C/zh not_active Expired - Fee Related
- 1992-03-21 KR KR1019920004684A patent/KR950006236B1/ko not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| MY110312A (en) | 1998-04-30 |
| KR920019179A (ko) | 1992-10-22 |
| CN1065566A (zh) | 1992-10-21 |
| EP0505073A1 (en) | 1992-09-23 |
| DE69215562D1 (de) | 1997-01-16 |
| AU1280792A (en) | 1992-09-24 |
| EP0505073B1 (en) | 1996-12-04 |
| US5241386A (en) | 1993-08-31 |
| CN1025275C (zh) | 1994-06-29 |
| CA2062609C (en) | 1997-09-02 |
| CA2062609A1 (en) | 1992-09-23 |
| KR950006236B1 (ko) | 1995-06-12 |
| DE69215562T2 (de) | 1997-03-27 |
| AU641589B2 (en) | 1993-09-23 |
| JPH0799862B2 (ja) | 1995-10-25 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |