JPH0429413A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
- Publication number
- JPH0429413A JPH0429413A JP13302890A JP13302890A JPH0429413A JP H0429413 A JPH0429413 A JP H0429413A JP 13302890 A JP13302890 A JP 13302890A JP 13302890 A JP13302890 A JP 13302890A JP H0429413 A JPH0429413 A JP H0429413A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- potential
- output
- reference potential
- sample
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、アナログ信号をデジタル信号に変換するＡ
／Ｄ変換装置に関する。
／Ｄ変換装置に関する。
第４図は直並列型Ａ／Ｄ変換装置の結線図を示し、例え
ばＩＥＥＥ Ｊｏｕｒｎａｌ ｏｒＳｏｌｉｄ−８ｔａ
ｔｅ Ｃ１ｒｃｕｉｔｓ、ｖｏｌ 、２４．Ｎｏ、１．
ｐｐ１３−２０．Ｆｅｂ、１９８９或いは特開昭６４−
５７８２４号公報に記載されたものである。
ばＩＥＥＥ Ｊｏｕｒｎａｌ ｏｒＳｏｌｉｄ−８ｔａ
ｔｅ Ｃ１ｒｃｕｉｔｓ、ｖｏｌ 、２４．Ｎｏ、１．
ｐｐ１３−２０．Ｆｅｂ、１９８９或いは特開昭６４−
５７８２４号公報に記載されたものである。
以下に、第４図の装置について説明するが、簡単のため
に、第１．第２のＡ／Ｄ変換器によりそれぞれ上位２ビ
ツト、下位２ビツトを形成し、アナログ信号を４ビツト
のデジタル信号に変換するものとして説明する。
に、第１．第２のＡ／Ｄ変換器によりそれぞれ上位２ビ
ツト、下位２ビツトを形成し、アナログ信号を４ビツト
のデジタル信号に変換するものとして説明する。
第４図に示すように、ノード１を介してアナログ信号が
サンプルホールド回路２に入力されると、このサンプル
ホールド回路２によってアナログ信号がサンプルホール
ドされ、サンプルホールド回路２の出力電位Ｖ が第１
のＡ／Ｄ変換器３に人力され、第１のＡ／Ｄ変換器３に
より、サンプルホールド回路２の出力電位と参照電位と
が比較され、比較結果が第１のＡ／Ｄ変換器３のエンコ
ーダ３０により２ビツトのデジタルデータＤ１に変換さ
れる。
サンプルホールド回路２に入力されると、このサンプル
ホールド回路２によってアナログ信号がサンプルホール
ドされ、サンプルホールド回路２の出力電位Ｖ が第１
のＡ／Ｄ変換器３に人力され、第１のＡ／Ｄ変換器３に
より、サンプルホールド回路２の出力電位と参照電位と
が比較され、比較結果が第１のＡ／Ｄ変換器３のエンコ
ーダ３０により２ビツトのデジタルデータＤ１に変換さ
れる。
そして、エンコーダ３０の出力データＤ１がＤ／Ａ変換
器４によりアナログ信号に変換され、サンプルホールド
回路２の出力電位Ｖ と、Ｄ／Ａ変換器４の出力電位Ｖ
、との変換誤差ｖ８が減算器５により導出され、導出さ
れた変換誤差Ｖ が、増幅器６により、第２のＡ／Ｄ変
換器７の入力範囲（ダイナミックレンジ）に合致するよ
うに増幅される。
器４によりアナログ信号に変換され、サンプルホールド
回路２の出力電位Ｖ と、Ｄ／Ａ変換器４の出力電位Ｖ
、との変換誤差ｖ８が減算器５により導出され、導出さ
れた変換誤差Ｖ が、増幅器６により、第２のＡ／Ｄ変
換器７の入力範囲（ダイナミックレンジ）に合致するよ
うに増幅される。
つぎに、増幅器６の出力電位■ が第２のＡ／Ｄ変換器
７に入力され、第２のＡ／Ｄ変換器７により、増幅器６
の出力転位Ｖ と参照電位とが比較され、比較結果が第
２のＡ／Ｄ変換器７のエンコーダ７０により２ビツトの
デジタルデータＤ２に変換され、ノード１への入力アナ
ログ信号が、上位２ビツトのデジタルデータＤ１と下位
２ビツトのデジタルデータＤ２とからなる４ビツトのデ
ジタル信号に変換される。
７に入力され、第２のＡ／Ｄ変換器７により、増幅器６
の出力転位Ｖ と参照電位とが比較され、比較結果が第
２のＡ／Ｄ変換器７のエンコーダ７０により２ビツトの
デジタルデータＤ２に変換され、ノード１への入力アナ
ログ信号が、上位２ビツトのデジタルデータＤ１と下位
２ビツトのデジタルデータＤ２とからなる４ビツトのデ
ジタル信号に変換される。
ところで、第１．第２のＡ／Ｄ変換器３，７の構成につ
いて説明すると、まず第１のＡ／Ｄ変換器３は前述のエ
ンコーダ３０のほか、３個のコンパレータ３１，３２．
３３を有し、第１のＡ／Ｄ変換器３のダイナミックレン
ジの上限電位をＶＲ“ 下限電位をＶＲとしたときに、
４個の分圧抵抗３４，３５，３６．３７の直列回路によ
り、この直列回路の両端のノードＮＮ の電位ＶｌＯ
° １４ Ｒ，ＶＲ＋の差が等分割され、各抵抗３４〜３７の接続
点であるノードＮ、ＮＮ それぞ１１１２° １３ １１ １２” １３が各コンパレータ３１゜れの電位
Ｖ 、Ｖ ３２．３３に参照電位として与えられ、各コンパレータ
３１〜３３により、サンプルホールド回路２の出力電位
Ｖ と各参照電位ＶＶＶ ａ １１° １２’ １３それぞれと
が比較され、参照電位が出力電位Ｖ。
いて説明すると、まず第１のＡ／Ｄ変換器３は前述のエ
ンコーダ３０のほか、３個のコンパレータ３１，３２．
３３を有し、第１のＡ／Ｄ変換器３のダイナミックレン
ジの上限電位をＶＲ“ 下限電位をＶＲとしたときに、
４個の分圧抵抗３４，３５，３６．３７の直列回路によ
り、この直列回路の両端のノードＮＮ の電位ＶｌＯ
° １４ Ｒ，ＶＲ＋の差が等分割され、各抵抗３４〜３７の接続
点であるノードＮ、ＮＮ それぞ１１１２° １３ １１ １２” １３が各コンパレータ３１゜れの電位
Ｖ 、Ｖ ３２．３３に参照電位として与えられ、各コンパレータ
３１〜３３により、サンプルホールド回路２の出力電位
Ｖ と各参照電位ＶＶＶ ａ １１° １２’ １３それぞれと
が比較され、参照電位が出力電位Ｖ。
より高ければ、各コンパレータ３１〜３３の出力は高電
位（論理１）となり、参照電位が出力電位Ｖ より低け
れば、各コンパレータ３１〜３３の出力は低電位（論理
０）となる。
位（論理１）となり、参照電位が出力電位Ｖ より低け
れば、各コンパレータ３１〜３３の出力は低電位（論理
０）となる。
一方、第２のＡ／Ｄ変換器７も第１のＡ／Ｄ変換器３と
同様に、前述のエンコーダ７０のほか、３個のコンパレ
ータ７１，７２．７３を有し、４個の分圧抵抗７４，７
５，７６．７７の直列回路により、この直列回路の両端
のノードＮ 、Ｎの電位ＶＲ，ＶＲ＋の差が等分割さ
れ、各抵抗７４〜７７の接続点であるノードＮ 、Ｎ
、Ｎ２■２２ ２３それぞれの電位が各コンパレータ７１．７２７３に
参照電位Ｖ 、Ｖ 、Ｖ として与えられ、各コ
ンパレータ７１〜７３により、増幅器６の出力電位Ｖ
と各参照電位Ｖ 、Ｖ 、Ｖ それぞｃ
２１ ２２ ２３れとが比較され、出力電
位Ｖ よりも参照電位が高ければ各コンパレータ７１〜
７３の出力は高電位（論理１）となり、出力電位Ｖ よ
りも参照型位が低ければ、各コンパレータ７１〜７３の
出力電位は低電位（論理０）となる。
同様に、前述のエンコーダ７０のほか、３個のコンパレ
ータ７１，７２．７３を有し、４個の分圧抵抗７４，７
５，７６．７７の直列回路により、この直列回路の両端
のノードＮ 、Ｎの電位ＶＲ，ＶＲ＋の差が等分割さ
れ、各抵抗７４〜７７の接続点であるノードＮ 、Ｎ
、Ｎ２■２２ ２３それぞれの電位が各コンパレータ７１．７２７３に
参照電位Ｖ 、Ｖ 、Ｖ として与えられ、各コ
ンパレータ７１〜７３により、増幅器６の出力電位Ｖ
と各参照電位Ｖ 、Ｖ 、Ｖ それぞｃ
２１ ２２ ２３れとが比較され、出力電
位Ｖ よりも参照電位が高ければ各コンパレータ７１〜
７３の出力は高電位（論理１）となり、出力電位Ｖ よ
りも参照型位が低ければ、各コンパレータ７１〜７３の
出力電位は低電位（論理０）となる。
このように、従来の装置における両Ａ／Ｄ変換器３．７
のダイナミックレンジは等しく設定され、参照電位は共
に入力アナログ信号とは無関係に外部から与えられる。
のダイナミックレンジは等しく設定され、参照電位は共
に入力アナログ信号とは無関係に外部から与えられる。
ところで、第１のＡ／Ｄ変換器３のエンコーダ３０の出
力データＤ１は各コンパレータ３１〜３３の出力によっ
て定まり、ＶＲ≦ｖ＜Ｖ■１のときに各コンパレータ３
１〜３３の出力がすべて論理１となってデータＤ１のビ
ット内容が“００″となり、Ｖ１１≦Ｖ、＜Ｖ１２のと
きにコンパレータ３１の出力のみが論理Ｏとなってデー
タＤ１のビット内容が“０１°となり、ｖ１２≦Ｖ、〈
■１３ノときに、コンパレータ３１，３２の出力が論理
０コンパレータ３３の出力が論理１となってデータＤ１
のビット内容が“１０”となり、ｖ１３≦Ｖ。
力データＤ１は各コンパレータ３１〜３３の出力によっ
て定まり、ＶＲ≦ｖ＜Ｖ■１のときに各コンパレータ３
１〜３３の出力がすべて論理１となってデータＤ１のビ
ット内容が“００″となり、Ｖ１１≦Ｖ、＜Ｖ１２のと
きにコンパレータ３１の出力のみが論理Ｏとなってデー
タＤ１のビット内容が“０１°となり、ｖ１２≦Ｖ、〈
■１３ノときに、コンパレータ３１，３２の出力が論理
０コンパレータ３３の出力が論理１となってデータＤ１
のビット内容が“１０”となり、ｖ１３≦Ｖ。
＜ＶＲ＋のときに各コンパレータ３１〜３３の出力がす
べて論理０となってデータＤ１のビット内容が“１１°
となる。
べて論理０となってデータＤ１のビット内容が“１１°
となる。
また、第２のＡ／Ｄ変換器７のエンコーダ７０の出力デ
ータＤ２も同様にして定まり、データＤ２のビット内容
は、ＶＲ≦Ｖ＜■２１のときに−ｏｏ” 、ｖ、、ｌ≦
Ｖｏ＜Ｖ２２のときに“０１”Ｖ２２≦Ｖｏ＜ｖ２３の
ときに“１０′、■２３≦Ｖ。
ータＤ２も同様にして定まり、データＤ２のビット内容
は、ＶＲ≦Ｖ＜■２１のときに−ｏｏ” 、ｖ、、ｌ≦
Ｖｏ＜Ｖ２２のときに“０１”Ｖ２２≦Ｖｏ＜ｖ２３の
ときに“１０′、■２３≦Ｖ。
＜ＶＲ＋のときに“１１°となる。
つぎに、具体的な数値を用いて第４図に示す装置の動作
を説明する。
を説明する。
いま、両Ａ／Ｄ変換器３．７のダイナミックレンジを０
〜２ｖとすると、両Ａ／Ｄ変換器３．７における参照電
位となる各ノードＮ−Ｎ、Ｎ２０＝ Ｎ２４の電位をバ
ーニア上に表わしたものが第５図であり、ノードＮ
Ｎ、Ｎ Ｎ Ｎ１０’ １１ １２’
１３’１４の電位ｖ１０”１１”１２”１３”１
４”第５図に示すようにそれぞれＯＶ、０．５Ｖ、１．
ＯＶ、１．５Ｖ、２．ＯＶとなり、ノードＮ 、Ｎ２
１・Ｎ２２・Ｎ２３・Ｎ ２４ ′ｌ電位“ ・ ゞ
・ゞ ・Ｖ 、Ｖ も同様ニソれぞｔＬＯＶ、０．
５Ｖ、１゜０Ｖ、１．５Ｖ、２．ＯＶとｔｉる。
〜２ｖとすると、両Ａ／Ｄ変換器３．７における参照電
位となる各ノードＮ−Ｎ、Ｎ２０＝ Ｎ２４の電位をバ
ーニア上に表わしたものが第５図であり、ノードＮ
Ｎ、Ｎ Ｎ Ｎ１０’ １１ １２’
１３’１４の電位ｖ１０”１１”１２”１３”１
４”第５図に示すようにそれぞれＯＶ、０．５Ｖ、１．
ＯＶ、１．５Ｖ、２．ＯＶとなり、ノードＮ 、Ｎ２
１・Ｎ２２・Ｎ２３・Ｎ ２４ ′ｌ電位“ ・ ゞ
・ゞ ・Ｖ 、Ｖ も同様ニソれぞｔＬＯＶ、０．
５Ｖ、１゜０Ｖ、１．５Ｖ、２．ＯＶとｔｉる。
そして、サンプルホールド回路２の出力電位Ｖ、が、例
えば１．４Ｖであるとすると、第１のＡ／Ｄ変換器３の
各コンパレータ３１〜３３により、出力電位Ｖ、（−１
，４Ｖ）とノードＮ１、〜Ｎ１３の各参照電位とが比較
され、第５図に示すように、出力電位Ｖ がノードＮＮ
の電位Ｖ１、（−ａ １１′
１２０゜５Ｖ）、Ｖ１２（−１，０Ｖ）（７）Ｌ
’ずれよりも高いため、コンパレータ３３の出力のみが
論理１となり、エンコーダ４の出力データＤ１のビット
内容は“１０”となる。
えば１．４Ｖであるとすると、第１のＡ／Ｄ変換器３の
各コンパレータ３１〜３３により、出力電位Ｖ、（−１
，４Ｖ）とノードＮ１、〜Ｎ１３の各参照電位とが比較
され、第５図に示すように、出力電位Ｖ がノードＮＮ
の電位Ｖ１、（−ａ １１′
１２０゜５Ｖ）、Ｖ１２（−１，０Ｖ）（７）Ｌ
’ずれよりも高いため、コンパレータ３３の出力のみが
論理１となり、エンコーダ４の出力データＤ１のビット
内容は“１０”となる。
このとき、Ｄ／Ａ変換器４は、エンコーダ３０の出力デ
ータＤ１のビット内容に応じたアナログ値を出力し、出
力データＤ１のビット内容が“００° “０１”１０
“１１”のときに、Ｄ／Ａ変換器４の出力電位Ｖｂはそ
れぞれＯｖ。
ータＤ１のビット内容に応じたアナログ値を出力し、出
力データＤ１のビット内容が“００° “０１”１０
“１１”のときに、Ｄ／Ａ変換器４の出力電位Ｖｂはそ
れぞれＯｖ。
０．５Ｖ、１．ＯＶ、１．５Ｖとなる。
従って、上記のように出力データＤ１のビット内容が“
１０”であれば、エンコーダ３０の出力電位Ｖゎは１．
Ｏｖとなる。
１０”であれば、エンコーダ３０の出力電位Ｖゎは１．
Ｏｖとなる。
次に、減算器５により、サンプルホールド回路２の出力
電位Ｖ （−１，４Ｖ）とＤ／Ａ変換器４の出力電位
Ｖ、（−１，０Ｖ）との変換誤差Ｖｅ （−０，４Ｖ）
が導出され、増幅器６により変換誤差Ｖ が所定倍され
てその出力電位Ｖ が第ｅ
Ｃ２
のＡ／Ｄ変換器７に入力される。
電位Ｖ （−１，４Ｖ）とＤ／Ａ変換器４の出力電位
Ｖ、（−１，０Ｖ）との変換誤差Ｖｅ （−０，４Ｖ）
が導出され、増幅器６により変換誤差Ｖ が所定倍され
てその出力電位Ｖ が第ｅ
Ｃ２
のＡ／Ｄ変換器７に入力される。
ところで、第１．第２のＡ／Ｄ変換器３．７がそれぞれ
４ビツトのデジタルデータの上位２ビツト、下位２ビツ
トをそれぞれ形成するため、第１のＡ／Ｄ変換器３の最
小ビット単位、即ち第１のＡ／Ｄ変換器３のダイナミッ
クレンジの１．／４が、第２のＡ／Ｄ変換器７のダイナ
ミックレンジのフルレンジに相当し、第１のＡ／Ｄ変換
器３のダイナミックレンジの１／４以内の値である変換
誤差■ を第２のＡ／Ｄ変換器７のダイナミックレンジ
のフルレンジに合致させるべく、増幅器６によって変換
誤差■ が４倍される。
４ビツトのデジタルデータの上位２ビツト、下位２ビツ
トをそれぞれ形成するため、第１のＡ／Ｄ変換器３の最
小ビット単位、即ち第１のＡ／Ｄ変換器３のダイナミッ
クレンジの１．／４が、第２のＡ／Ｄ変換器７のダイナ
ミックレンジのフルレンジに相当し、第１のＡ／Ｄ変換
器３のダイナミックレンジの１／４以内の値である変換
誤差■ を第２のＡ／Ｄ変換器７のダイナミックレンジ
のフルレンジに合致させるべく、増幅器６によって変換
誤差■ が４倍される。
従って、増幅器６により０１４ｖの変換誤差か４倍され
た１、６ｖの出力電位Ｖ。が第２のＡ／Ｄ変換器７に入
力され、第２のＡ／Ｄ変換器７の各コンパレータ７１〜
７３により、出力電位Ｖｃ（−１，６Ｖ）とノードＮ２
、〜Ｎ２３の各参照電位とが比較され、第５図に示すよ
うに、出力電位Ｖ。がノードＮ −Ｎ の電位ｖ２、（
−０，５Ｖ）ｖ （ＩＩ−１，ＯＶ）、ｖ２３（−１，
５ｖ）のいずれよりも高いため、各コンパレータ７１〜
７３の出力がすべて論理０となり、エンコーダ７０の出
力データＤ２のビット内容は“１１１となり、このよう
に、入力電位１．４ｖのアナログ信号が、“１０′の上
位２ビツトと、“１１”の下位２ビツトとからなる“１
０１１”のビット内容の４ビツトのデジタル信号に変換
される。
た１、６ｖの出力電位Ｖ。が第２のＡ／Ｄ変換器７に入
力され、第２のＡ／Ｄ変換器７の各コンパレータ７１〜
７３により、出力電位Ｖｃ（−１，６Ｖ）とノードＮ２
、〜Ｎ２３の各参照電位とが比較され、第５図に示すよ
うに、出力電位Ｖ。がノードＮ −Ｎ の電位ｖ２、（
−０，５Ｖ）ｖ （ＩＩ−１，ＯＶ）、ｖ２３（−１，
５ｖ）のいずれよりも高いため、各コンパレータ７１〜
７３の出力がすべて論理０となり、エンコーダ７０の出
力データＤ２のビット内容は“１１１となり、このよう
に、入力電位１．４ｖのアナログ信号が、“１０′の上
位２ビツトと、“１１”の下位２ビツトとからなる“１
０１１”のビット内容の４ビツトのデジタル信号に変換
される。
従来の場合、第１．第２のＡ／Ｄ変換器３．７のほかに
、Ｄ／Ａ変換器４．減算器５．増幅器６なとの付加回路
を多数要するため、これらの回路を構成するトランジス
タの特性のばらつきや抵抗のばらつき等による動作誤差
が累積され、この累積誤差が原因となってデジタル変換
の精度の低下を招き、特に第１．第２のＡ／Ｄ変換器３
．７の分解能を上げた場合に、これに伴う付加回路の動
作誤差の累積が大きくなり、デジタル変換の精度の低下
も顕著になるという問題点があった。
、Ｄ／Ａ変換器４．減算器５．増幅器６なとの付加回路
を多数要するため、これらの回路を構成するトランジス
タの特性のばらつきや抵抗のばらつき等による動作誤差
が累積され、この累積誤差が原因となってデジタル変換
の精度の低下を招き、特に第１．第２のＡ／Ｄ変換器３
．７の分解能を上げた場合に、これに伴う付加回路の動
作誤差の累積が大きくなり、デジタル変換の精度の低下
も顕著になるという問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、第１．第２のＡ／Ｄ変換器のほかの付加回
路を従来よりも削減し、デジタル変換の精度の低下を防
止できるようにすることを目的とする。
れたもので、第１．第２のＡ／Ｄ変換器のほかの付加回
路を従来よりも削減し、デジタル変換の精度の低下を防
止できるようにすることを目的とする。
この発明のＡ／Ｄ変換装置は、第１及び第２のＡ／Ｄ変
換器により、アナログ信号をサンプルホールドするサン
プルホールド回路の出力電位と参照電位との比較結果に
基づいて前記アナログ信号をＡ／Ｄ変換し、前記第１の
Ａ／Ｄ変換器によりデジタル変換値の上位ビットを形成
し、前記第２のＡ／Ｄ変換器によりデジタル変換値の下
位ビットを形成するＡ／Ｄ変換装置において、前記第２
のＡ／Ｄ変換器の参照電位を前記サンプルホールド回路
の出力から直接に得、前記サンプルホールド回路の出力
電位を当該参照電位の上限値にしたことを特徴としてい
る。
換器により、アナログ信号をサンプルホールドするサン
プルホールド回路の出力電位と参照電位との比較結果に
基づいて前記アナログ信号をＡ／Ｄ変換し、前記第１の
Ａ／Ｄ変換器によりデジタル変換値の上位ビットを形成
し、前記第２のＡ／Ｄ変換器によりデジタル変換値の下
位ビットを形成するＡ／Ｄ変換装置において、前記第２
のＡ／Ｄ変換器の参照電位を前記サンプルホールド回路
の出力から直接に得、前記サンプルホールド回路の出力
電位を当該参照電位の上限値にしたことを特徴としてい
る。
この発明においては、第２のＡ／Ｄ変換器の参照電位を
サンプルホールド回路の出力から直接に得、サンプルホ
ールド回路の出力電位を当該参照電位の上限値にしたた
め、従来のような減算器や増幅器などの付加回路が不要
となり、累積誤差の低減が図れ、デジタル変換の精度の
低下が防止される。
サンプルホールド回路の出力から直接に得、サンプルホ
ールド回路の出力電位を当該参照電位の上限値にしたた
め、従来のような減算器や増幅器などの付加回路が不要
となり、累積誤差の低減が図れ、デジタル変換の精度の
低下が防止される。
第１図はこの発明のＡ／Ｄ変換装置の一実施例の結線図
を示す。
を示す。
第１図において、第４図と相違するのは、第４図におけ
る減算器５及び増幅器６を削除し、サンプルホールド回
路２の出力から第２のＡ／Ｄ変換器７の参照電位を直接
得るために、ノードＮ２４をサンプルホールド回路２の
出力端子に接続し、参照電位の上限値であるノードＮ２
４の電位を出力電位Ｖ とし、ノードＮ２ｏに電流源８
を接続し、ノ−ドＮ 、Ｎ 間の電位差が第１のＡ
／Ｄ変換器３の最小ビット単位、即ち第１のＡ／Ｄ変換
器３のダイナミックレンジの１／４に等しくなるよう、
電流源８の電流値を設定し、Ｄ／Ａ変換器４の出力電位
Ｖ と参照電位である各ノードＮ 、Ｎｂ
２１ ２２Ｎ２３の電位それぞ
れとを各コンパレータ７１〜７３により比較するように
したことである。
る減算器５及び増幅器６を削除し、サンプルホールド回
路２の出力から第２のＡ／Ｄ変換器７の参照電位を直接
得るために、ノードＮ２４をサンプルホールド回路２の
出力端子に接続し、参照電位の上限値であるノードＮ２
４の電位を出力電位Ｖ とし、ノードＮ２ｏに電流源８
を接続し、ノ−ドＮ 、Ｎ 間の電位差が第１のＡ
／Ｄ変換器３の最小ビット単位、即ち第１のＡ／Ｄ変換
器３のダイナミックレンジの１／４に等しくなるよう、
電流源８の電流値を設定し、Ｄ／Ａ変換器４の出力電位
Ｖ と参照電位である各ノードＮ 、Ｎｂ
２１ ２２Ｎ２３の電位それぞ
れとを各コンパレータ７１〜７３により比較するように
したことである。
従って、第２のＡ／Ｄ変換器７の各ノードＮ２４゜Ｎ
、Ｎ 、Ｎ 、Ｎ の電位は、それぞれＶ 。
、Ｎ 、Ｎ 、Ｎ の電位は、それぞれＶ 。
２３ ２２ ２１ ２０
ａＶ、−０，１２５Ｖ、Ｖ、−０，２５Ｖ、Ｖ。
ａＶ、−０，１２５Ｖ、Ｖ、−０，２５Ｖ、Ｖ。
０．３７５Ｖ、Ｖ −０，５Ｖとなる。
つぎに、動作について説明する。
いま、第４図の場合と同様に、第１のＡ／Ｄ変換器３の
ダイナミックレンジを０〜２ｖとし、サンプルホールド
回路２の出力電位■ を１．４Ｖとすると、第１のＡ／
Ｄ変換器３の動作は第４図の場合と同様であり、エンコ
ーダ３０からビット内容“１０”のデータＤ１が出力さ
れ、Ｄ／Ａ変換器４によりこの出力データＤ１が電位１
．Ｏｖのアナログ値に変換される。
ダイナミックレンジを０〜２ｖとし、サンプルホールド
回路２の出力電位■ を１．４Ｖとすると、第１のＡ／
Ｄ変換器３の動作は第４図の場合と同様であり、エンコ
ーダ３０からビット内容“１０”のデータＤ１が出力さ
れ、Ｄ／Ａ変換器４によりこの出力データＤ１が電位１
．Ｏｖのアナログ値に変換される。
一方、第２のＡ／Ｄ変換器７の各ノードＮ２４Ｎ 、
Ｎ 、Ｎ 、Ｎ の電位は、それぞれ１゜４Ｖ、
１．２７５Ｖ、１．１５Ｖ、１．０２５ＶＯ０９Ｖとな
り、これをバーニア上に表わしたちのが第２図であり、
第２図に示すように、Ｄ／Ａ変換器４の出力電位Ｖｂ
（−１，ＯＶ）がノードＮ２１の電位よりも低いため、
コンパレータ７１〜７３の出力はすべて論理１となる。
Ｎ 、Ｎ 、Ｎ の電位は、それぞれ１゜４Ｖ、
１．２７５Ｖ、１．１５Ｖ、１．０２５ＶＯ０９Ｖとな
り、これをバーニア上に表わしたちのが第２図であり、
第２図に示すように、Ｄ／Ａ変換器４の出力電位Ｖｂ
（−１，ＯＶ）がノードＮ２１の電位よりも低いため、
コンパレータ７１〜７３の出力はすべて論理１となる。
ところで、第２図と第５図を比較してわかるように、第
２図の場合の各参照電位及びこれらと比較すべき電位と
の関係は第５図の場合と異なっているため、エンコーダ
７０の内部構成によって、各参照電位及びこれらと比較
すべき電位との関係が実質的に第５図の場合と同じにな
るように対応付けられており、その結果各コンパレータ
７１〜７３の論理１の出力がエンコーダ７０によりエン
コードされ、ビット内容“１１°のデータＤ２がエンコ
ーダ７０から出力される。
２図の場合の各参照電位及びこれらと比較すべき電位と
の関係は第５図の場合と異なっているため、エンコーダ
７０の内部構成によって、各参照電位及びこれらと比較
すべき電位との関係が実質的に第５図の場合と同じにな
るように対応付けられており、その結果各コンパレータ
７１〜７３の論理１の出力がエンコーダ７０によりエン
コードされ、ビット内容“１１°のデータＤ２がエンコ
ーダ７０から出力される。
従って、入力電位１．４ｖのアナログ信号か、“１０”
の上位２ビツトと、“１１°の下位２ビツトとからなる
“１０１１°のビット内容の４ビツトのデジタル信号に
変換され、従来と同し結果か得られ、このとき従来のよ
うな減算器や増幅器などの付加回路が不要となり、累積
誤差の低減を図ることができ、デジタル変換の精度の低
下を防止することが可能となり、従来に比べ高速動作が
可能となる。
の上位２ビツトと、“１１°の下位２ビツトとからなる
“１０１１°のビット内容の４ビツトのデジタル信号に
変換され、従来と同し結果か得られ、このとき従来のよ
うな減算器や増幅器などの付加回路が不要となり、累積
誤差の低減を図ることができ、デジタル変換の精度の低
下を防止することが可能となり、従来に比べ高速動作が
可能となる。
第３図はこの発明の他の実施例の結線図を示し、同図に
おいて、第１図と相違するのは、第１図におけるＤ／Ａ
変換器４を削除し、第１のＡ／Ｄ変換器３の各ノードＮ
Ｎ、Ｎ、Ｎ にそれ１０” １１ １２ １３ ぞれスイッチ９０，９１，９２．９３の一端を接続し、
これらのスイッチ９０〜９３の他端を第２のＡ／Ｄ変換
器７の各コンパレータ７０〜７３の入力端子に接続し、
各スイッチ９０〜９３のうちエンコーダ３０の出力デー
タＤ１に対応するスイッチを図外の制御部等によりオン
し、オンしたスイッチを介してノードＮ１ｏ＝ Ｎ１３
のうちのいずれかの電位を第２のＡ／Ｄ変換器７に入力
するようにしたことである。
おいて、第１図と相違するのは、第１図におけるＤ／Ａ
変換器４を削除し、第１のＡ／Ｄ変換器３の各ノードＮ
Ｎ、Ｎ、Ｎ にそれ１０” １１ １２ １３ ぞれスイッチ９０，９１，９２．９３の一端を接続し、
これらのスイッチ９０〜９３の他端を第２のＡ／Ｄ変換
器７の各コンパレータ７０〜７３の入力端子に接続し、
各スイッチ９０〜９３のうちエンコーダ３０の出力デー
タＤ１に対応するスイッチを図外の制御部等によりオン
し、オンしたスイッチを介してノードＮ１ｏ＝ Ｎ１３
のうちのいずれかの電位を第２のＡ／Ｄ変換器７に入力
するようにしたことである。
このとき、エンコーダ３０の出力データＤ１のビット内
容が“００”、“０１”、“１０＃“１１”のときに、
スイッチ９０．９１，９２゜９３がそれぞれオンするよ
うに設定されている。
容が“００”、“０１”、“１０＃“１１”のときに、
スイッチ９０．９１，９２゜９３がそれぞれオンするよ
うに設定されている。
そして、第１図の場合と同様に第１のＡ／Ｄ変換器３の
ダイナミックレンジをＯ〜２ｖとし、サンプルホールド
回路２の出力電位Ｖ を１．４Ｖとすると、エンコータ
ダ３０の出力データＤ１のビット内容は“１０”となり
、スイッチ９２のみがオンしてノードＮ１２の電位（−
１，ＯＶ）が比較すべき電位として第２のＡ／Ｄ変換器
７に入力され、第２のＡ／Ｄ変換器７のエンコーダ７０
から、“１１”のビット内容の出力データＤ２が出力さ
れ、第１図の場合と同等の効果が得られる。
ダイナミックレンジをＯ〜２ｖとし、サンプルホールド
回路２の出力電位Ｖ を１．４Ｖとすると、エンコータ
ダ３０の出力データＤ１のビット内容は“１０”となり
、スイッチ９２のみがオンしてノードＮ１２の電位（−
１，ＯＶ）が比較すべき電位として第２のＡ／Ｄ変換器
７に入力され、第２のＡ／Ｄ変換器７のエンコーダ７０
から、“１１”のビット内容の出力データＤ２が出力さ
れ、第１図の場合と同等の効果が得られる。
なお、上記実施例では、第２のＡ／Ｄ変換器７の参照電
位の幅を第１のＡ／Ｄ変換器３のダイナミックレンジの
１／４とした場合について説明したが、特に１／４に限
定されるものでないのは言うまでもない。
位の幅を第１のＡ／Ｄ変換器３のダイナミックレンジの
１／４とした場合について説明したが、特に１／４に限
定されるものでないのは言うまでもない。
また、第２のＡ／Ｄ変換器７において参照電位と比較さ
れる電位の入力方法は、前述したようにＤ／Ａ変換器４
から入力する方法や、スイッチ９０〜９３を介して入力
する方法に限るものではない。
れる電位の入力方法は、前述したようにＤ／Ａ変換器４
から入力する方法や、スイッチ９０〜９３を介して入力
する方法に限るものではない。
以上のように、この発明のＡ／Ｄ変換装置によれば、第
２のＡ／Ｄ変換器の参照電位をサンプルホールド回路の
出力から直接に得、サンプルホールド回路の出力電位を
当該参照電位の上限値にしたため、従来のような減算器
や増幅器などの付加回路が不要となり、累積誤差の低減
を図ることができ、デジタル変換の精度の低下を防止す
ることが可能となり、従来に比べ高速動作が可能となり
、動作特性の優れたＡ／Ｄ変換装置を提供することがで
きる。
２のＡ／Ｄ変換器の参照電位をサンプルホールド回路の
出力から直接に得、サンプルホールド回路の出力電位を
当該参照電位の上限値にしたため、従来のような減算器
や増幅器などの付加回路が不要となり、累積誤差の低減
を図ることができ、デジタル変換の精度の低下を防止す
ることが可能となり、従来に比べ高速動作が可能となり
、動作特性の優れたＡ／Ｄ変換装置を提供することがで
きる。
第１図はこの発明のＡ／Ｄ変換装置の一実施例の結線図
、第２図は第１図の動作説明図、第３図はこの発明の他
の実施例の結線図、第４図は従来のＡ／Ｄ変換装置の結
線図、第５図は第４図の動作説明図である。 図において、２はサンプルホールド回路、３はｍｌのＡ
／Ｄ変換器、７は第２のＡ／Ｄ変換器である。 なお、各図中同一符号は同一または相当部分を示す。
、第２図は第１図の動作説明図、第３図はこの発明の他
の実施例の結線図、第４図は従来のＡ／Ｄ変換装置の結
線図、第５図は第４図の動作説明図である。 図において、２はサンプルホールド回路、３はｍｌのＡ
／Ｄ変換器、７は第２のＡ／Ｄ変換器である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）第１及び第２のＡ／Ｄ変換器により、アナログ信
号をサンプルホールドするサンプルホールド回路の出力
電位と参照電位との比較結果に基づいて前記アナログ信
号をＡ／Ｄ変換し、前記第１のＡ／Ｄ変換器によりデジ
タル変換値の上位ビットを形成し、前記第２のＡ／Ｄ変
換器によりデジタル変換値の下位ビットを形成するＡ／
Ｄ変換装置において、 前記第２のＡ／Ｄ変換器の参照電位を前記サンプルホー
ルド回路の出力から直接に得、前記サンプルホールド回
路の出力電位を当該参照電位の上限値にしたことを特徴
とするＡ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13302890A JPH0429413A (ja) | 1990-05-23 | 1990-05-23 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13302890A JPH0429413A (ja) | 1990-05-23 | 1990-05-23 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0429413A true JPH0429413A (ja) | 1992-01-31 |
Family
ID=15095116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13302890A Pending JPH0429413A (ja) | 1990-05-23 | 1990-05-23 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0429413A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008508123A (ja) * | 2004-07-29 | 2008-03-21 | ビーエフエス デバーシファイド プロダクツ エルエルシー | 組立用積層体 |
-
1990
- 1990-05-23 JP JP13302890A patent/JPH0429413A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008508123A (ja) * | 2004-07-29 | 2008-03-21 | ビーエフエス デバーシファイド プロダクツ エルエルシー | 組立用積層体 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5465093A (en) | Analog-to-digital converter | |
| US4336526A (en) | Successive approximation analog-to-digital converter using non-binary series | |
| US5861828A (en) | Apparatus and method for monotonic digital calibration of a pipeline analog-to-digital converter | |
| EP3567720A1 (en) | Mismatch and reference common-mode offset insensitive single-ended switched capacitor gain stage | |
| JP2924373B2 (ja) | Ａ／ｄ変換回路 | |
| JP2560478B2 (ja) | アナログ・ディジタル変換器 | |
| JPS59132231A (ja) | アナログ−デイジタル変換器 | |
| US4119960A (en) | Method and apparatus for sampling and holding an analog input voltage which eliminates offset voltage error | |
| JP3657218B2 (ja) | 差動入力ａ／ｄ変換器 | |
| US4999631A (en) | High-precision and high-speed analog/digital converter having low power consumption | |
| US6288662B1 (en) | A/D converter circuit having ladder resistor network with alternating first and second resistors of different resistance values | |
| US5467089A (en) | Capacitor array digital/analog converter with compensation array for stray capacitance | |
| US6504500B1 (en) | A/D converter and A/D converting method | |
| US6946986B2 (en) | Differential sampling circuit for generating a differential input signal DC offset | |
| US5298814A (en) | Active analog averaging circuit and ADC using same | |
| US4633219A (en) | Integrable analog-to-digital converter | |
| CN117411480B (zh) | 一种数字信号转换电路 | |
| JPH0429413A (ja) | Ａ／ｄ変換装置 | |
| JP2000031824A (ja) | Ａ／ｄコンバータ用オフセットキャンセルコンパレータ | |
| US5126743A (en) | System and method for converting a DSB input signal to a frequency encoded output signal | |
| JPS59119921A (ja) | アナログ・デイジタル変換器 | |
| US20050225461A1 (en) | Error measuring method for digitally self-calibrating pipeline adc and apparatus thereof | |
| US6320525B1 (en) | Analog-to-digital level error automatic calibration circuit | |
| JP4610753B2 (ja) | Ａｄコンバータ | |
| JPH06112824A (ja) | 補間型ａ／ｄ変換器 |