JPH06112824A - 補間型ａ／ｄ変換器 - Google Patents
補間型ａ／ｄ変換器Info
- Publication number
- JPH06112824A JPH06112824A JP4259372A JP25937292A JPH06112824A JP H06112824 A JPH06112824 A JP H06112824A JP 4259372 A JP4259372 A JP 4259372A JP 25937292 A JP25937292 A JP 25937292A JP H06112824 A JPH06112824 A JP H06112824A
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- JP
- Japan
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- differential amplifier
- output terminal
- interpolation
- resistor
- output
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Abstract
(57)【要約】
【目的】 上位の変換結果に１ＬＳＢ以上の誤差が生じ
た場合でも、充分に補正を行なうことが可能な補間型Ａ
／Ｄ変換器を提供する。 【構成】 補間抵抗列２２，２３の各々の端点に補正用
補間抵抗列２５〜２８を備え、その両端には演算増幅器
１０〜１３により３ＬＳＢ相当分の電圧を加え、補間電
圧に応じて補正用比較器列２９〜３４を動作させ、その
結果に応じて上位の変換結果を補正する構成を有してい
る。この構成により、上位の変換結果に１ＬＳＢ以上の
誤差があっても、正確な上位データが得られ、高精度な
Ａ／Ｄ変換が可能となる。
た場合でも、充分に補正を行なうことが可能な補間型Ａ
／Ｄ変換器を提供する。 【構成】 補間抵抗列２２，２３の各々の端点に補正用
補間抵抗列２５〜２８を備え、その両端には演算増幅器
１０〜１３により３ＬＳＢ相当分の電圧を加え、補間電
圧に応じて補正用比較器列２９〜３４を動作させ、その
結果に応じて上位の変換結果を補正する構成を有してい
る。この構成により、上位の変換結果に１ＬＳＢ以上の
誤差があっても、正確な上位データが得られ、高精度な
Ａ／Ｄ変換が可能となる。
Description
【０００１】
【産業上の利用分野】本発明はアナログ信号をデジタル
信号に変換する補間型Ａ／Ｄ変換器に関するものであ
る。
信号に変換する補間型Ａ／Ｄ変換器に関するものであ
る。
【０００２】
【従来の技術】近年、電子機器のディジタル化が進むと
ともに、そのキーデバイスとなるＡ／Ｄ変換器の低電力
化、高速化、高精度化が求められるようになってきた。
そしてＡ／Ｄ変換器の低電力化には、補間型などの直並
列変換方式で構成するのが有効である。
ともに、そのキーデバイスとなるＡ／Ｄ変換器の低電力
化、高速化、高精度化が求められるようになってきた。
そしてＡ／Ｄ変換器の低電力化には、補間型などの直並
列変換方式で構成するのが有効である。
【０００３】以下、従来の補間型Ａ／Ｄ変換器について
図２を参照しながら説明する。図２は、従来の補間型Ａ
／Ｄ変換器の構成の一例を示す。図２において、１は基
準抵抗列、２は差動増幅器列、３はスイッチ列、４は上
位比較器列、５、６は差動増幅器、７、８は基準電圧入
力端子、９は上位エンコーダ、２２、２３は補間抵抗
列、２４は下位比較器、３１、３２は補正用比較器、３
５は下位エンコーダ、３６はロジック回路、３７はアナ
ログ信号入力端子である。
図２を参照しながら説明する。図２は、従来の補間型Ａ
／Ｄ変換器の構成の一例を示す。図２において、１は基
準抵抗列、２は差動増幅器列、３はスイッチ列、４は上
位比較器列、５、６は差動増幅器、７、８は基準電圧入
力端子、９は上位エンコーダ、２２、２３は補間抵抗
列、２４は下位比較器、３１、３２は補正用比較器、３
５は下位エンコーダ、３６はロジック回路、３７はアナ
ログ信号入力端子である。
【０００４】この補間型Ａ／Ｄ変換器において、まず、
基準抵抗列１で発生させた各基準電圧とアナログ信号入
力端子３７の信号との差電圧を差動増幅器列２で増幅
し、それらを比較器列４で比較してアナログ信号入力電
圧の電圧レベルが基準抵抗列１の各タップ電圧Ｖ0〜Ｖ8
のどのタップ電圧の間にあるかを検出する。そしてその
結果を上位エンコーダ９で二進デジタル信号に変換し、
上位ビットのデジタル信号を得る。
基準抵抗列１で発生させた各基準電圧とアナログ信号入
力端子３７の信号との差電圧を差動増幅器列２で増幅
し、それらを比較器列４で比較してアナログ信号入力電
圧の電圧レベルが基準抵抗列１の各タップ電圧Ｖ0〜Ｖ8
のどのタップ電圧の間にあるかを検出する。そしてその
結果を上位エンコーダ９で二進デジタル信号に変換し、
上位ビットのデジタル信号を得る。
【０００５】次に、上位比較器列４で検出したアナログ
入力信号のレベルに応じてスイッチ列３の特定の４個の
スイッチを閉じる。例えばアナログ入力信号が基準電圧
Ｖ4とＶ5との間のレベルである場合、差動増幅器を介し
て基準抵抗列のＶ4に接続されたスイッチ２個と、差動
増幅器を介して基準抵抗列のＶ5に接続されたスイッチ
２個を閉じる。その結果、スイッチ列３に接続された差
動増幅器５、６の出力電圧はそれぞれアナログ入力電圧
がＶ4、Ｖ5のときに等しくなる。次に、差動増幅器の各
出力電圧を補間抵抗列２２、２３で補間し、その補間抵
抗列２２の補間電圧Ｖ14、Ｖ15、Ｖ16と補間抵抗列２３
の補間電圧Ｖ24、Ｖ25、Ｖ26を下位比較器列２４で比較
し、Ｖ4とＶ5との間におけるアナログ入力信号のレベル
をさらに詳しく検出する。
入力信号のレベルに応じてスイッチ列３の特定の４個の
スイッチを閉じる。例えばアナログ入力信号が基準電圧
Ｖ4とＶ5との間のレベルである場合、差動増幅器を介し
て基準抵抗列のＶ4に接続されたスイッチ２個と、差動
増幅器を介して基準抵抗列のＶ5に接続されたスイッチ
２個を閉じる。その結果、スイッチ列３に接続された差
動増幅器５、６の出力電圧はそれぞれアナログ入力電圧
がＶ4、Ｖ5のときに等しくなる。次に、差動増幅器の各
出力電圧を補間抵抗列２２、２３で補間し、その補間抵
抗列２２の補間電圧Ｖ14、Ｖ15、Ｖ16と補間抵抗列２３
の補間電圧Ｖ24、Ｖ25、Ｖ26を下位比較器列２４で比較
し、Ｖ4とＶ5との間におけるアナログ入力信号のレベル
をさらに詳しく検出する。
【０００６】そして、下位比較器列２４で検出した結果
を下位エンコーダ３５で二進デジタル信号に変換し、下
位のデジタル信号を得る。
を下位エンコーダ３５で二進デジタル信号に変換し、下
位のデジタル信号を得る。
【０００７】しかし、上位変換誤差が原因で下位比較器
列２４の結果がＶ14〜Ｖ16とＶ24〜Ｖ26との間にない場
合、補正用比較器３１、３２のどちらかが出力された場
合、上位の結果を１ＬＳＢだけシフトする。
列２４の結果がＶ14〜Ｖ16とＶ24〜Ｖ26との間にない場
合、補正用比較器３１、３２のどちらかが出力された場
合、上位の結果を１ＬＳＢだけシフトする。
【０００８】得られた上位エンコーダ９と下位エンコー
ダ３５の結果をロジック回路３６で合成し、同時に上位
の結果が異なる時に、補正用比較器３１、３２の信号を
用い上位のデジタル信号を１ＬＳＢ以内で補正を行う。
ダ３５の結果をロジック回路３６で合成し、同時に上位
の結果が異なる時に、補正用比較器３１、３２の信号を
用い上位のデジタル信号を１ＬＳＢ以内で補正を行う。
【０００９】以上の動作でアナログ信号入力端子３７の
信号を、高精度にデジタル信号に変換する。
信号を、高精度にデジタル信号に変換する。
【００１０】
【発明が解決しようとする課題】しかしながら、上記の
従来の構成では補正用比較器が補間抵抗列の両端に１つ
ずつしかないため、上位エンコーダ９の結果が１ＬＳＢ
以上の変換誤差を含んだ場合補正できない。従って、ア
ナログ信号入力端子３７の信号に対して、高精度の変換
を行なうことができない。
従来の構成では補正用比較器が補間抵抗列の両端に１つ
ずつしかないため、上位エンコーダ９の結果が１ＬＳＢ
以上の変換誤差を含んだ場合補正できない。従って、ア
ナログ信号入力端子３７の信号に対して、高精度の変換
を行なうことができない。
【００１１】本発明は、上記従来の問題を解決するもの
で、上位変換の結果に１ＬＳＢ以上の誤差が生じた場合
でも、充分に補正を行なうことが可能な補間型Ａ／Ｄ変
換器を提供することを目的とする。
で、上位変換の結果に１ＬＳＢ以上の誤差が生じた場合
でも、充分に補正を行なうことが可能な補間型Ａ／Ｄ変
換器を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに本発明の補間型Ａ／Ｄ変換器は、補間抵抗列のそれ
ぞれの端点に補正用補間抵抗列を備え、その両端には演
算増幅器により３ＬＳＢ相当分の電圧を加え、補間電圧
に応じて補正用比較器列を動作させ、その結果に応じて
上位の変換結果を補正する構成を有している。
めに本発明の補間型Ａ／Ｄ変換器は、補間抵抗列のそれ
ぞれの端点に補正用補間抵抗列を備え、その両端には演
算増幅器により３ＬＳＢ相当分の電圧を加え、補間電圧
に応じて補正用比較器列を動作させ、その結果に応じて
上位の変換結果を補正する構成を有している。
【００１３】
【作用】この構成によって上位の変換結果に１ＬＳＢ以
上の誤差があっても、補正電圧発生用の演算増幅器と補
正電圧設定用抵抗、補正用補間抵抗列、さらに補正用比
較器の追加によって正確な上位データが得られ高精度な
Ａ／Ｄ変換が可能となる。
上の誤差があっても、補正電圧発生用の演算増幅器と補
正電圧設定用抵抗、補正用補間抵抗列、さらに補正用比
較器の追加によって正確な上位データが得られ高精度な
Ａ／Ｄ変換が可能となる。
【００１４】
【実施例】以下、本発明の一実施例について、図１を参
照しながら説明する。
照しながら説明する。
【００１５】図１は本発明の実施例における補間型Ａ／
Ｄ変換器の構成を示すものであり、図１において、図２
と同一の符号は同一部分を示し、その説明は省略する。
Ｄ変換器の構成を示すものであり、図１において、図２
と同一の符号は同一部分を示し、その説明は省略する。
【００１６】図１において、１０〜１３は補正用の補間
電圧を発生するための演算増幅器であり、２５〜２８は
補正用補間抵抗列である。演算増幅器１０〜１３の入出
力に接続される抵抗１４〜２１は、補間抵抗列２２と補
間抵抗列２３の中に構成されている抵抗１つ分の電位差
の２倍の電圧を生じるようにそれぞれ設定される。
電圧を発生するための演算増幅器であり、２５〜２８は
補正用補間抵抗列である。演算増幅器１０〜１３の入出
力に接続される抵抗１４〜２１は、補間抵抗列２２と補
間抵抗列２３の中に構成されている抵抗１つ分の電位差
の２倍の電圧を生じるようにそれぞれ設定される。
【００１７】以上のように構成された補間型Ａ／Ｄ変換
器について、以下その動作を説明する。
器について、以下その動作を説明する。
【００１８】従来の補間型Ａ／Ｄ変換器の動作と同様
に、まず基準抵抗列１で発生させた各基準電圧とアナロ
グ信号入力端子３７の信号の差電圧を差動増幅器列２で
増幅し、それらを上位比較器列４で比較してアナログ信
号入力電圧の電圧レベルが基準抵抗列１の各タップ電圧
Ｖ0〜Ｖ8のどのタップ電圧の間にあるかを検出する。そ
して、その結果を上位エンコーダ９で二進デジタル信号
に変換し、上位ビットのデジタル信号を得る。
に、まず基準抵抗列１で発生させた各基準電圧とアナロ
グ信号入力端子３７の信号の差電圧を差動増幅器列２で
増幅し、それらを上位比較器列４で比較してアナログ信
号入力電圧の電圧レベルが基準抵抗列１の各タップ電圧
Ｖ0〜Ｖ8のどのタップ電圧の間にあるかを検出する。そ
して、その結果を上位エンコーダ９で二進デジタル信号
に変換し、上位ビットのデジタル信号を得る。
【００１９】次に、比較器列４で検出したアナログ入力
信号のレベルに応じてスイッチ列３の特定の４個のスイ
ッチを閉じる。例えば、アナログ入力信号が基準電圧Ｖ
4とＶ5の間のレベルの場合、差動増幅器を介して基準抵
抗列のＶ4に接続されたスイッチ２個と、差動増幅器を
介して基準抵抗列のＶ5に接続されたスイッチ２個を閉
じる。その結果、スイッチ列３に接続された差動増幅器
５、６の出力電圧はそれぞれアナログ入力電圧がＶ4、
Ｖ5の時に等しくなる。次に、差動増幅器の各出力電圧
を補間抵抗列２２、２３で補間し、その補間抵抗列２２
の補間電圧Ｖ14、Ｖ15、Ｖ16と補間抵抗列２３の補間電
圧Ｖ24、Ｖ25、Ｖ26を下位比較器列２４で比較し、Ｖ4
とＶ5との間におけるアナログ入力信号のレベルをさら
に詳しく検出する。
信号のレベルに応じてスイッチ列３の特定の４個のスイ
ッチを閉じる。例えば、アナログ入力信号が基準電圧Ｖ
4とＶ5の間のレベルの場合、差動増幅器を介して基準抵
抗列のＶ4に接続されたスイッチ２個と、差動増幅器を
介して基準抵抗列のＶ5に接続されたスイッチ２個を閉
じる。その結果、スイッチ列３に接続された差動増幅器
５、６の出力電圧はそれぞれアナログ入力電圧がＶ4、
Ｖ5の時に等しくなる。次に、差動増幅器の各出力電圧
を補間抵抗列２２、２３で補間し、その補間抵抗列２２
の補間電圧Ｖ14、Ｖ15、Ｖ16と補間抵抗列２３の補間電
圧Ｖ24、Ｖ25、Ｖ26を下位比較器列２４で比較し、Ｖ4
とＶ5との間におけるアナログ入力信号のレベルをさら
に詳しく検出する。
【００２０】そして、下位比較器列２４で検出した結果
を下位エンコーダ３５で二進デジタル信号に変換し、下
位のデジタル信号を得る。
を下位エンコーダ３５で二進デジタル信号に変換し、下
位のデジタル信号を得る。
【００２１】しかし、上位変換誤差が原因で下位比較器
列２４の結果がＶ14〜Ｖ16とＶ24〜Ｖ26の間にないと判
断し、補正用比較器２９〜３４のどこか１つが出力され
た場合、上位の結果をその結果だけシフトする。例え
ば、上位からの電圧が下位に送られた場合、下位比較器
が切り替わる信号がＶ14〜Ｖ16、Ｖ24〜Ｖ26の間にあっ
たとき、上位の結果と下位の結果のみでデジタルデータ
の出力は決定される。しかし、上位からの信号がＶ14〜
Ｖ16、Ｖ24〜Ｖ26の間になく、Ｖ17〜Ｖ18、Ｖ27〜Ｖ28
の間にあった場合、補正用比較器３０だけが出力され
る。ここで、補正用抵抗列２５〜２８の各タップ電位差
を補間用抵抗列２２、２３の各タップの電位差と同じに
しておくことにより、この結果を元にロジック回路３６
において上位エンコーダ９と下位エンコーダ３５の結果
を合成して求めるデジタルデータを出力するとともに、
誤差の発生時には上位エンコーダ９のデータを２ＬＳＢ
分補正することができる。
列２４の結果がＶ14〜Ｖ16とＶ24〜Ｖ26の間にないと判
断し、補正用比較器２９〜３４のどこか１つが出力され
た場合、上位の結果をその結果だけシフトする。例え
ば、上位からの電圧が下位に送られた場合、下位比較器
が切り替わる信号がＶ14〜Ｖ16、Ｖ24〜Ｖ26の間にあっ
たとき、上位の結果と下位の結果のみでデジタルデータ
の出力は決定される。しかし、上位からの信号がＶ14〜
Ｖ16、Ｖ24〜Ｖ26の間になく、Ｖ17〜Ｖ18、Ｖ27〜Ｖ28
の間にあった場合、補正用比較器３０だけが出力され
る。ここで、補正用抵抗列２５〜２８の各タップ電位差
を補間用抵抗列２２、２３の各タップの電位差と同じに
しておくことにより、この結果を元にロジック回路３６
において上位エンコーダ９と下位エンコーダ３５の結果
を合成して求めるデジタルデータを出力するとともに、
誤差の発生時には上位エンコーダ９のデータを２ＬＳＢ
分補正することができる。
【００２２】以上のように本実施例によれば、上位エン
コーダの誤差を完全に補正することができ、高精度なＡ
／Ｄ変換が可能である。
コーダの誤差を完全に補正することができ、高精度なＡ
／Ｄ変換が可能である。
【００２３】
【発明の効果】本発明は、下位のデジタルデータを求め
る際に、上位からの信号に対してその両側の電圧を随時
発生させる演算増幅器を内蔵し、その電圧を元に上位の
デジタルデータを必要に応じて補間することができる変
換精度の高い極めて優れた補間型Ａ／Ｄ変換器を実現で
きるものである。
る際に、上位からの信号に対してその両側の電圧を随時
発生させる演算増幅器を内蔵し、その電圧を元に上位の
デジタルデータを必要に応じて補間することができる変
換精度の高い極めて優れた補間型Ａ／Ｄ変換器を実現で
きるものである。
【図１】本発明の一実施例における補間型Ａ／Ｄ変換器
の構成図
の構成図
【図２】従来の補間型Ａ／Ｄ変換器の構成図
１ 基準抵抗列 ２ 差動増幅器列 ３ スイッチ列 ４ 上位比較器列 ５、６ 差動増幅器 ７、８ 基準電圧入力端子 ９ 上位エンコーダ １０〜１３ 演算増幅器 １４〜２１ 補正電圧設定抵抗 ２２、２３ 補間抵抗列 ２４ 下位比較器列 ２５〜２８ 補正用補間抵抗列 ２９〜３４ 補正用比較器 ３５ 下位エンコーダ ３６ ロジック回路 ３７ アナログ入力端子
Claims (1)
- 【請求項１】２つの差動入力端子が上位変換回路のアナ
ログ出力に結合された第１の差動増幅器と、２つの差動
入力端子が前記上位変換回路のアナログ出力に結合され
た第２の差動増幅器と、一端が前記第１の差動増幅器の
第１の出力端子に結合され他端が前記第１の差動増幅器
の第１の出力端子に結合された第１の補間抵抗列と、一
端が前記第１の差動増幅器の第２の出力端子に結合され
他端が前記第２の差動増幅器の第２の出力端子に結合さ
れた第２の補間抵抗列と、第１の入力端子が前記第１の
差動増幅器の第１の出力端子に接続され、第２の入力端
子が第１の抵抗を介して前記第２の差動増幅器の第１出
力端子に接続され、前記第２の入力端子が出力端子に第
２の抵抗を介して接続された第１の演算増幅器と、第１
の入力端子が前記第１の差動増幅器の第２の出力端子に
接続され、第２の入力端子が第３の抵抗を介して前記第
２の差動増幅器の第２の出力端子に接続され、前記第２
の入力端子が出力端子に第４の抵抗を介して接続された
第２の演算増幅器と、第１の入力端子が前記第２の差動
増幅器の第１の出力端子に接続され、第２の入力端子が
第５の抵抗を介して前記第１の差動増幅器の第１の出力
端子に接続され、前記第２の入力端子が出力端子に第６
の抵抗を介して接続された第３の演算増幅器と、第１の
入力端子が前記第２の差動増幅器の第２の出力端子に接
続され、第２の入力端子が第７の抵抗を介して前記第１
の差動増幅器の第２の出力端子に接続され、前記第２の
入力端子が出力端子に第８の抵抗を介して接続された第
４の演算増幅器と、前記第１の演算増幅器の出力と前記
第１の差動増幅器の第１の出力端子に接続された第１の
補正用補間抵抗列と、前記第２の演算増幅器の出力と前
記第１の差動増幅器の第２の出力端子に接続された第２
の補正用補間抵抗列と、前記第３の演算増幅器の出力と
前記第２の差動増幅器の第１の出力端子に接続された第
３の補正用補間抵抗列と、前記第４の演算増幅器の出力
と前記第２の差動増幅器の第２の出力端子に接続された
第４の補正用補間抵抗列と、前記第１、第２の補間抵抗
列の各タップに結合された比較器列と前記第１、第２、
第３、第４の補正用補間抵抗列の各タップに結合された
比較器列を有する補間型Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259372A JPH06112824A (ja) | 1992-09-29 | 1992-09-29 | 補間型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259372A JPH06112824A (ja) | 1992-09-29 | 1992-09-29 | 補間型ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112824A true JPH06112824A (ja) | 1994-04-22 |
Family
ID=17333211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4259372A Pending JPH06112824A (ja) | 1992-09-29 | 1992-09-29 | 補間型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112824A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5739782A (en) * | 1996-07-26 | 1998-04-14 | Mitsubishi Denki Kabushiki Kaisha | Resistance ladder, D/A converter and A/D converter |
| EP1370001A3 (en) * | 2002-06-05 | 2004-03-10 | Fujitsu Limited | Interpolation circuit having a conversion error correction range for higher-order bits and A/D conversion circuit utilizing the same |
| WO2004086628A1 (ja) * | 2003-03-25 | 2004-10-07 | Fujitsu Limited | エンコーダ回路及びａ／ｄ変換回路 |
| JP2006121378A (ja) * | 2004-10-21 | 2006-05-11 | Nec Electronics Corp | Ａ／ｄ変換装置 |
| JP2007306302A (ja) * | 2006-05-11 | 2007-11-22 | Sony Corp | エンコード回路およびアナログ−ディジタル変換器 |
| KR100787078B1 (ko) * | 2005-03-09 | 2007-12-21 | 후지쯔 가부시끼가이샤 | 인코더 회로 및 ａ/ｄ 변환 회로 |
-
1992
- 1992-09-29 JP JP4259372A patent/JPH06112824A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5739782A (en) * | 1996-07-26 | 1998-04-14 | Mitsubishi Denki Kabushiki Kaisha | Resistance ladder, D/A converter and A/D converter |
| EP1370001A3 (en) * | 2002-06-05 | 2004-03-10 | Fujitsu Limited | Interpolation circuit having a conversion error correction range for higher-order bits and A/D conversion circuit utilizing the same |
| US6720901B2 (en) | 2002-06-05 | 2004-04-13 | Fujitsu Limited | Interpolation circuit having a conversion error connection range for higher-order bits and A/D conversion circuit utilizing the same |
| WO2004086628A1 (ja) * | 2003-03-25 | 2004-10-07 | Fujitsu Limited | エンコーダ回路及びａ／ｄ変換回路 |
| US7271757B2 (en) | 2003-03-25 | 2007-09-18 | Fujitsu Limited | Encoder circuit and A/D conversion circuit |
| US7456774B2 (en) | 2003-03-25 | 2008-11-25 | Fujitsu Limited | Encoder circuit and A/D conversion circuit |
| JP2006121378A (ja) * | 2004-10-21 | 2006-05-11 | Nec Electronics Corp | Ａ／ｄ変換装置 |
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