JPH04294580A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPH04294580A JPH04294580A JP3083479A JP8347991A JPH04294580A JP H04294580 A JPH04294580 A JP H04294580A JP 3083479 A JP3083479 A JP 3083479A JP 8347991 A JP8347991 A JP 8347991A JP H04294580 A JPH04294580 A JP H04294580A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型半導体装置の製
造方法に関し、特に、ＭＯＳダイナミックＲＡＭの製造
に適用して好適なものである。
造方法に関し、特に、ＭＯＳダイナミックＲＡＭの製造
に適用して好適なものである。
【０００２】
【従来の技術】高集積のＭＯＳダイナミックＲＡＭとし
て、スタックトキャパシタセル（ｓｔａｃｋｅｄ ｃａ
ｐａｃｉｔｏｒ ｃｅｌｌ）を用いたものがある。この
スタックトキャパシタセルは、不純物がドープされた二
層目の多結晶シリコン膜からなる下部電極上に誘電体膜
を介して不純物がドープされた三層目の多結晶シリコン
膜からなる上部電極を積層したスタックトキャパシタと
、一層目の多結晶シリコン膜からなるワード線をゲート
電極とするＭＯＳトランジスタからなるアクセストラン
ジスタとにより構成される。そして、このスタックトキ
ャパシタによれば、アクセストランジスタのゲート電極
を構成するワード線及びフィールド酸化膜の段差による
下部電極の湾曲などにより実効キャパシタ面積が増加す
ることから、従来より用いられていたプレーナ型キャパ
シタに比べて大きな蓄積容量を得ることができる。
て、スタックトキャパシタセル（ｓｔａｃｋｅｄ ｃａ
ｐａｃｉｔｏｒ ｃｅｌｌ）を用いたものがある。この
スタックトキャパシタセルは、不純物がドープされた二
層目の多結晶シリコン膜からなる下部電極上に誘電体膜
を介して不純物がドープされた三層目の多結晶シリコン
膜からなる上部電極を積層したスタックトキャパシタと
、一層目の多結晶シリコン膜からなるワード線をゲート
電極とするＭＯＳトランジスタからなるアクセストラン
ジスタとにより構成される。そして、このスタックトキ
ャパシタによれば、アクセストランジスタのゲート電極
を構成するワード線及びフィールド酸化膜の段差による
下部電極の湾曲などにより実効キャパシタ面積が増加す
ることから、従来より用いられていたプレーナ型キャパ
シタに比べて大きな蓄積容量を得ることができる。
【０００３】ところが、ＭＯＳダイナミックＲＡＭの高
集積化の進展に伴いメモリセルの面積がより縮小するに
つれて、上述の従来のスタックトキャパシタでは十分に
大きな蓄積容量を得ることが困難になってきている。そ
こで、下部電極を多段構造としてその実効表面積を増大
させることにより蓄積容量の増大を図る、いわゆるフィ
ン型スタックトキャパシタが提案されている。
集積化の進展に伴いメモリセルの面積がより縮小するに
つれて、上述の従来のスタックトキャパシタでは十分に
大きな蓄積容量を得ることが困難になってきている。そ
こで、下部電極を多段構造としてその実効表面積を増大
させることにより蓄積容量の増大を図る、いわゆるフィ
ン型スタックトキャパシタが提案されている。
【０００４】
【発明が解決しようとする課題】しかし、上述のフィン
型スタックトキャパシタは、フィン状の下部電極を形成
するために多くのプロセスが必要であるため、製造プロ
セスが複雑になってしまうという問題があった。
型スタックトキャパシタは、フィン状の下部電極を形成
するために多くのプロセスが必要であるため、製造プロ
セスが複雑になってしまうという問題があった。
【０００５】そこで、本発明の目的は、メモリセルの蓄
積容量を十分に大きくすることができ、しかも製造プロ
セスが簡単なＭＯＳ型半導体装置の製造方法を提供する
ことである。
積容量を十分に大きくすることができ、しかも製造プロ
セスが簡単なＭＯＳ型半導体装置の製造方法を提供する
ことである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、ＭＯＳトランジスタとスタックトキャ
パシタとにより構成されるメモリセルを有するＭＯＳ型
半導体装置の製造方法において、上記ＭＯＳトランジス
タのゲート電極と上記スタックトキャパシタの下部電極
とを絶縁するための層間絶縁膜を形成する工程と、上記
下部電極形成用の導体膜に対して選択エッチング可能な
材料からなる膜を形成する工程と、上記選択エッチング
可能な材料からなる膜上に上記下部電極の平面形状に対
応した形状を有するレジストパターンを形成する工程と
、上記レジストパターンをマスクとして上記選択エッチ
ング可能な材料からなる膜を半導体基板の主面にほぼ垂
直な方向にエッチングして、その半導体基板の主面に対
して実質的に垂直な複数の側壁を有する少なくとも１個
の空隙を形成する工程と、上記少なくとも１個の空隙を
上記導体膜で埋めて上記下部電極を形成する工程とを具
備する。
に、本発明では、ＭＯＳトランジスタとスタックトキャ
パシタとにより構成されるメモリセルを有するＭＯＳ型
半導体装置の製造方法において、上記ＭＯＳトランジス
タのゲート電極と上記スタックトキャパシタの下部電極
とを絶縁するための層間絶縁膜を形成する工程と、上記
下部電極形成用の導体膜に対して選択エッチング可能な
材料からなる膜を形成する工程と、上記選択エッチング
可能な材料からなる膜上に上記下部電極の平面形状に対
応した形状を有するレジストパターンを形成する工程と
、上記レジストパターンをマスクとして上記選択エッチ
ング可能な材料からなる膜を半導体基板の主面にほぼ垂
直な方向にエッチングして、その半導体基板の主面に対
して実質的に垂直な複数の側壁を有する少なくとも１個
の空隙を形成する工程と、上記少なくとも１個の空隙を
上記導体膜で埋めて上記下部電極を形成する工程とを具
備する。
【０００７】上記下部電極を形成した後、必要に応じて
、上記選択エッチング可能な材料からなる膜を除去する
。
、上記選択エッチング可能な材料からなる膜を除去する
。
【０００８】本発明の好適な一実施形態においては、上
記スタックトキャパシタの下部電極を、半導体基板の主
面に対して実質的に垂直な側壁を有し且つ上記下部電極
の上端から下端まで延在した少なくとも１個の開口を有
するように形成する。
記スタックトキャパシタの下部電極を、半導体基板の主
面に対して実質的に垂直な側壁を有し且つ上記下部電極
の上端から下端まで延在した少なくとも１個の開口を有
するように形成する。
【０００９】本発明の好適な他の実施形態においては、
上記スタックトキャパシタの下部電極を、半導体基板の
主面に対して実質的に垂直な側壁を有する複数の板状部
で構成する。
上記スタックトキャパシタの下部電極を、半導体基板の
主面に対して実質的に垂直な側壁を有する複数の板状部
で構成する。
【００１０】
【作用】上述のように構成した本発明のＭＯＳ型半導体
装置の製造方法によれば、半導体基板の主面に対して実
質的に垂直で且つ下部電極の上端から下端まで延在した
側壁を有する少なくとも１個の間隙部を有するスタック
トキャパシタの下部電極を、従来のフィン型スタックト
キャパシタの下部電極を形成する場合に比べて簡単に形
成することができる。そして、このスタックトキャパシ
タの下部電極に形成された間隙部の側壁面による下部電
極の実効表面積の増大により、メモリセルの蓄積容量を
大きくすることができる。
装置の製造方法によれば、半導体基板の主面に対して実
質的に垂直で且つ下部電極の上端から下端まで延在した
側壁を有する少なくとも１個の間隙部を有するスタック
トキャパシタの下部電極を、従来のフィン型スタックト
キャパシタの下部電極を形成する場合に比べて簡単に形
成することができる。そして、このスタックトキャパシ
タの下部電極に形成された間隙部の側壁面による下部電
極の実効表面積の増大により、メモリセルの蓄積容量を
大きくすることができる。
【００１１】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００１２】図１は本発明の一実施例により製造された
ＭＯＳダイナミックＲＡＭを示す断面図、図２及び図３
は夫々この実施例により製造されたＭＯＳダイナミック
ＲＡＭのメモリセルを構成するスタックトキャパシタの
下部電極の形状を示す平面図及び斜視図である。
ＭＯＳダイナミックＲＡＭを示す断面図、図２及び図３
は夫々この実施例により製造されたＭＯＳダイナミック
ＲＡＭのメモリセルを構成するスタックトキャパシタの
下部電極の形状を示す平面図及び斜視図である。
【００１３】図１に示すように、この実施例によるＭＯ
ＳダイナミックＲＡＭにおいては、例えばｐ型シリコン
基板のような半導体基板１の表面に例えば二酸化シリコ
ン膜のようなフィールド酸化膜２が形成され、これによ
って素子分離が行われている。このフィールド酸化膜２
で囲まれた活性領域の表面には、例えば二酸化シリコン
膜のようなゲート酸化膜３が形成されている。
ＳダイナミックＲＡＭにおいては、例えばｐ型シリコン
基板のような半導体基板１の表面に例えば二酸化シリコ
ン膜のようなフィールド酸化膜２が形成され、これによ
って素子分離が行われている。このフィールド酸化膜２
で囲まれた活性領域の表面には、例えば二酸化シリコン
膜のようなゲート酸化膜３が形成されている。
【００１４】ＷＬ１ 、ＷＬ２ はワード線を示す。こ
れらのワード線ＷＬ１ 、ＷＬ２ は、例えばリンやヒ
素のような不純物がドープされた多結晶シリコン膜や、
この不純物がドープされた多結晶シリコン膜上に例えば
タングステンシリサイド膜のような高融点金属シリサイ
ド膜を重ねたポリサイド膜などにより形成される。
れらのワード線ＷＬ１ 、ＷＬ２ は、例えばリンやヒ
素のような不純物がドープされた多結晶シリコン膜や、
この不純物がドープされた多結晶シリコン膜上に例えば
タングステンシリサイド膜のような高融点金属シリサイ
ド膜を重ねたポリサイド膜などにより形成される。
【００１５】半導体基板１中には、ワード線ＷＬ１ に
対して自己整合的に例えばｎ＋ 型のソース領域４及び
ドレイン領域５が形成されている。ワード線ＷＬ１ か
らなるゲート電極とこれらのソース領域４及びドレイン
領域５とにより、アクセストランジスタとしてのｎチャ
ネルＭＯＳトランジスタが形成されている。
対して自己整合的に例えばｎ＋ 型のソース領域４及び
ドレイン領域５が形成されている。ワード線ＷＬ１ か
らなるゲート電極とこれらのソース領域４及びドレイン
領域５とにより、アクセストランジスタとしてのｎチャ
ネルＭＯＳトランジスタが形成されている。
【００１６】図中、６は層間絶縁膜を示す。この層間絶
縁膜６としては、例えば二酸化シリコン膜やリンシリケ
ートガラス膜やホウ素リンシリケートガラス膜などを用
いることができる。
縁膜６としては、例えば二酸化シリコン膜やリンシリケ
ートガラス膜やホウ素リンシリケートガラス膜などを用
いることができる。
【００１７】７はスタックトキャパシタの下部電極（電
荷蓄積層）を示す。この下部電極７は、例えばリンやヒ
素のような不純物がドープされた多結晶シリコン膜によ
り形成される。この下部電極７は、ゲート酸化膜３及び
層間絶縁膜６に形成されたコンタクトホールＣ１ を通
じてアクセストランジスタのドレイン領域５に接続され
ている。図１〜図３に示すように、この下部電極７には
、その上面から下面に達する複数の開口７ａ〜７ｈが形
成されている。これらの開口７ａ〜７ｈは例えば四角形
の断面形状を有し、その側壁は半導体基板１の主面にほ
ぼ垂直になっている。
荷蓄積層）を示す。この下部電極７は、例えばリンやヒ
素のような不純物がドープされた多結晶シリコン膜によ
り形成される。この下部電極７は、ゲート酸化膜３及び
層間絶縁膜６に形成されたコンタクトホールＣ１ を通
じてアクセストランジスタのドレイン領域５に接続され
ている。図１〜図３に示すように、この下部電極７には
、その上面から下面に達する複数の開口７ａ〜７ｈが形
成されている。これらの開口７ａ〜７ｈは例えば四角形
の断面形状を有し、その側壁は半導体基板１の主面にほ
ぼ垂直になっている。
【００１８】図１において、８は下部電極７上に形成さ
れたスタックトキャパシタの誘電体膜を示す。この誘電
体膜８としては、例えば、二酸化シリコン膜と窒化シリ
コン膜と二酸化シリコン膜との三層膜（ＯＮＯ膜）を用
いることができる。更に、９はスタックトキャパシタの
上部電極（セルプレート）を示す。この上部電極９は、
例えばリンやヒ素のような不純物がドープされた多結晶
シリコン膜により形成される。
れたスタックトキャパシタの誘電体膜を示す。この誘電
体膜８としては、例えば、二酸化シリコン膜と窒化シリ
コン膜と二酸化シリコン膜との三層膜（ＯＮＯ膜）を用
いることができる。更に、９はスタックトキャパシタの
上部電極（セルプレート）を示す。この上部電極９は、
例えばリンやヒ素のような不純物がドープされた多結晶
シリコン膜により形成される。
【００１９】１０は層間絶縁膜を示す。この層間絶縁膜
１０としては、例えばリンシリケートガラス膜やホウ素
リンシリケートガラス膜などを用いることができる。
１０としては、例えばリンシリケートガラス膜やホウ素
リンシリケートガラス膜などを用いることができる。
【００２０】ＢＬはビット線を示す。このビット線ＢＬ
は、ゲート酸化膜３、層間絶縁膜６及び層間絶縁膜１０
に形成されたコンタクトホールＣ２ を通じてアクセス
トランジスタのソース領域４に接続されている。このビ
ット線ＢＬは、例えばアルミニウム膜のような金属膜に
より形成される。
は、ゲート酸化膜３、層間絶縁膜６及び層間絶縁膜１０
に形成されたコンタクトホールＣ２ を通じてアクセス
トランジスタのソース領域４に接続されている。このビ
ット線ＢＬは、例えばアルミニウム膜のような金属膜に
より形成される。
【００２１】次に、上述したＭＯＳダイナミックＲＡＭ
の製造方法を図４〜図７を参照して説明する。
の製造方法を図４〜図７を参照して説明する。
【００２２】まず、図４に示すように、半導体基板１の
表面に例えばＬＯＣＯＳ法によりフィールド酸化膜２を
形成して素子分離を行った後、このフィールド酸化膜２
で囲まれた活性領域の表面に熱酸化法によりゲート酸化
膜３を形成する。
表面に例えばＬＯＣＯＳ法によりフィールド酸化膜２を
形成して素子分離を行った後、このフィールド酸化膜２
で囲まれた活性領域の表面に熱酸化法によりゲート酸化
膜３を形成する。
【００２３】次に、例えばＣＶＤ法により全面に一層目
の多結晶シリコン膜を形成し、この多結晶シリコン膜に
リンやヒ素やホウ素のような不純物をイオン注入法や熱
拡散法によりドープして低抵抗化した後、この多結晶シ
リコン膜をエッチングによりパターニングしてワード線
ＷＬ１ 、ＷＬ２ を形成する。なお、これらのワード
線ＷＬ１ 、ＷＬ２ をポリサイド膜により形成する場
合には、上述の不純物をドープした一層目の多結晶シリ
コン膜上にスパッタ法やＣＶＤ法により例えばタングス
テンシリサイド膜のような高融点金属シリサイド膜を形
成した後にこれらの高融点金属シリサイド膜及び多結晶
シリコン膜をパターニングする。
の多結晶シリコン膜を形成し、この多結晶シリコン膜に
リンやヒ素やホウ素のような不純物をイオン注入法や熱
拡散法によりドープして低抵抗化した後、この多結晶シ
リコン膜をエッチングによりパターニングしてワード線
ＷＬ１ 、ＷＬ２ を形成する。なお、これらのワード
線ＷＬ１ 、ＷＬ２ をポリサイド膜により形成する場
合には、上述の不純物をドープした一層目の多結晶シリ
コン膜上にスパッタ法やＣＶＤ法により例えばタングス
テンシリサイド膜のような高融点金属シリサイド膜を形
成した後にこれらの高融点金属シリサイド膜及び多結晶
シリコン膜をパターニングする。
【００２４】次に、これらのワード線ＷＬ１ 、ＷＬ２
をマスクとして半導体基板１中に例えばヒ素のような
ｎ型不純物を高濃度にイオン注入した後、注入不純物の
拡散及び電気的活性化のための熱処理を行う。これによ
って、例えばｎ＋ 型のソース領域４及びドレイン領域
５がワード線ＷＬ１ に対して自己整合的に形成される
。
をマスクとして半導体基板１中に例えばヒ素のような
ｎ型不純物を高濃度にイオン注入した後、注入不純物の
拡散及び電気的活性化のための熱処理を行う。これによ
って、例えばｎ＋ 型のソース領域４及びドレイン領域
５がワード線ＷＬ１ に対して自己整合的に形成される
。
【００２５】次に、ＣＶＤ法により全面に層間絶縁膜６
を形成する。次に、この層間絶縁膜６及びゲート酸化膜
３の所定部分をエッチング除去してコンタクトホールＣ
１ を形成する。この後、必要に応じて熱処理を行うこ
とによりこの層間絶縁膜６のリフローを行い、層間絶縁
膜６の表面を平坦化する。
を形成する。次に、この層間絶縁膜６及びゲート酸化膜
３の所定部分をエッチング除去してコンタクトホールＣ
１ を形成する。この後、必要に応じて熱処理を行うこ
とによりこの層間絶縁膜６のリフローを行い、層間絶縁
膜６の表面を平坦化する。
【００２６】次に、ＣＶＤ法により全面に例えば二酸化
シリコン膜１１を形成した後、必要に応じてこの二酸化
シリコン膜１１の表面を平坦化する。この後、この二酸
化シリコン膜１１上に、形成すべき下部電極に対応した
形状のレジストパターン１２をリソグラフィーにより形
成する。なお、多結晶シリコン膜に対して選択エッチン
グ可能であれば、この二酸化シリコン膜１１の代わりに
他の材料の膜を用いてもよい。
シリコン膜１１を形成した後、必要に応じてこの二酸化
シリコン膜１１の表面を平坦化する。この後、この二酸
化シリコン膜１１上に、形成すべき下部電極に対応した
形状のレジストパターン１２をリソグラフィーにより形
成する。なお、多結晶シリコン膜に対して選択エッチン
グ可能であれば、この二酸化シリコン膜１１の代わりに
他の材料の膜を用いてもよい。
【００２７】次に、このレジストパターン１２をマスク
として二酸化シリコン膜１１を例えば反応性イオンエッ
チング（ＲＩＥ）法により半導体基板１の主面に垂直方
向にエッチングする。これによって、図５に示すように
、レジストパターン１２で覆われていない部分の二酸化
シリコン膜１１にその下面に達する開口が形成される。
として二酸化シリコン膜１１を例えば反応性イオンエッ
チング（ＲＩＥ）法により半導体基板１の主面に垂直方
向にエッチングする。これによって、図５に示すように
、レジストパターン１２で覆われていない部分の二酸化
シリコン膜１１にその下面に達する開口が形成される。
【００２８】次に、レジストパターン１２を除去した後
、例えばＣＶＤ法により全面に二層目の多結晶シリコン
膜１３を形成し、この多結晶シリコン膜１３にイオン注
入法や熱拡散法によりリンやヒ素のような不純物をドー
プして低抵抗化する。この後、この多結晶シリコン膜１
３上に、下部電極の外形に対応した形状のレジストパタ
ーン１４を形成する。
、例えばＣＶＤ法により全面に二層目の多結晶シリコン
膜１３を形成し、この多結晶シリコン膜１３にイオン注
入法や熱拡散法によりリンやヒ素のような不純物をドー
プして低抵抗化する。この後、この多結晶シリコン膜１
３上に、下部電極の外形に対応した形状のレジストパタ
ーン１４を形成する。
【００２９】次に、このレジストパターン１４をマスク
として多結晶シリコン膜１３をエッチングした後、この
レジストパターン１４を除去する。この後、多結晶シリ
コン膜１３をＲＩＥ法により半導体基板１の主面に垂直
方向にエッチバックして、図２、図３及び図７に示すよ
うに、下部電極７を形成する。なお、レジストパターン
１４を形成せず、多結晶シリコン膜１３をエッチバック
するだけで下部電極７を形成するようにしてもよい。
として多結晶シリコン膜１３をエッチングした後、この
レジストパターン１４を除去する。この後、多結晶シリ
コン膜１３をＲＩＥ法により半導体基板１の主面に垂直
方向にエッチバックして、図２、図３及び図７に示すよ
うに、下部電極７を形成する。なお、レジストパターン
１４を形成せず、多結晶シリコン膜１３をエッチバック
するだけで下部電極７を形成するようにしてもよい。
【００３０】次に、二酸化シリコン膜１１をエッチング
除去する。次に、図１に示すように、下部電極７上に誘
電体膜８を形成する。この誘電体膜８として例えばＯＮ
Ｏ膜を用いる場合、下層の二酸化シリコン膜としては、
下部電極７を構成する多結晶シリコン膜の表面に形成さ
れた自然酸化膜若しくはこの多結晶シリコン膜を熱酸化
することにより形成された二酸化シリコン膜を用いる。 また、窒化シリコン膜はＣＶＤ法により形成する。更に
、上層の二酸化シリコン膜は、この窒化シリコン膜を酸
素雰囲気又は水蒸気雰囲気中において熱処理することに
より形成する。
除去する。次に、図１に示すように、下部電極７上に誘
電体膜８を形成する。この誘電体膜８として例えばＯＮ
Ｏ膜を用いる場合、下層の二酸化シリコン膜としては、
下部電極７を構成する多結晶シリコン膜の表面に形成さ
れた自然酸化膜若しくはこの多結晶シリコン膜を熱酸化
することにより形成された二酸化シリコン膜を用いる。 また、窒化シリコン膜はＣＶＤ法により形成する。更に
、上層の二酸化シリコン膜は、この窒化シリコン膜を酸
素雰囲気又は水蒸気雰囲気中において熱処理することに
より形成する。
【００３１】次に、ＣＶＤ法により全面に三層目の多結
晶シリコン膜を形成した後、この多結晶シリコン膜にイ
オン注入法や熱拡散法によりリンやヒ素のような不純物
をイオン注入する。この後、この多結晶シリコン膜をエ
ッチングによりパターニングしてスタックトキャパシタ
の上部電極９を形成する。
晶シリコン膜を形成した後、この多結晶シリコン膜にイ
オン注入法や熱拡散法によりリンやヒ素のような不純物
をイオン注入する。この後、この多結晶シリコン膜をエ
ッチングによりパターニングしてスタックトキャパシタ
の上部電極９を形成する。
【００３２】この後、ＣＶＤ法により全面に層間絶縁膜
１０を形成した後、この層間絶縁膜１０、層間絶縁膜６
及びゲート酸化膜３の所定部分をエッチング除去してコ
ンタクトホールＣ２ を形成する。
１０を形成した後、この層間絶縁膜１０、層間絶縁膜６
及びゲート酸化膜３の所定部分をエッチング除去してコ
ンタクトホールＣ２ を形成する。
【００３３】次に、スパッタ法や蒸着法により全面にア
ルミニウム膜のような金属膜を形成した後、この金属膜
をエッチングによりパターニングしてビット線ＢＬを形
成する。この後、プラズマＣＶＤ法により窒化シリコン
膜のようなパッシベーション膜（図示せず）を形成し、
目的とするＭＯＳダイナミックＲＡＭを完成させる。
ルミニウム膜のような金属膜を形成した後、この金属膜
をエッチングによりパターニングしてビット線ＢＬを形
成する。この後、プラズマＣＶＤ法により窒化シリコン
膜のようなパッシベーション膜（図示せず）を形成し、
目的とするＭＯＳダイナミックＲＡＭを完成させる。
【００３４】以上のように、この実施例によれば、スタ
ックトキャパシタの下部電極７にその上面から下面に達
する複数の開口７ａ〜７ｈが形成されるので、それらの
開口７ａ〜７ｈの側壁による下部電極７の実効表面積の
増大により、実効キャパシタ面積を増大させることがで
きる。これによって、スタックトキャパシタの蓄積容量
を十分に大きくすることができる。そして、ソフトエラ
ーが発生し難く、信頼性の高いＭＯＳダイナミックＲＡ
Ｍを実現することができる。しかも、スタックトキャパ
シタセルを用いる従来の標準的なＭＯＳダイナミックＲ
ＡＭに比べて、開口７ａ〜７ｈを有する下部電極７を形
成するために新たに必要になる工程は、二酸化シリコン
膜１１の形成及びそのエッチングなどだけであるので、
特に、フィン型スタックトキャパシタを形成する場合と
比較して、その製造プロセスが簡単である。
ックトキャパシタの下部電極７にその上面から下面に達
する複数の開口７ａ〜７ｈが形成されるので、それらの
開口７ａ〜７ｈの側壁による下部電極７の実効表面積の
増大により、実効キャパシタ面積を増大させることがで
きる。これによって、スタックトキャパシタの蓄積容量
を十分に大きくすることができる。そして、ソフトエラ
ーが発生し難く、信頼性の高いＭＯＳダイナミックＲＡ
Ｍを実現することができる。しかも、スタックトキャパ
シタセルを用いる従来の標準的なＭＯＳダイナミックＲ
ＡＭに比べて、開口７ａ〜７ｈを有する下部電極７を形
成するために新たに必要になる工程は、二酸化シリコン
膜１１の形成及びそのエッチングなどだけであるので、
特に、フィン型スタックトキャパシタを形成する場合と
比較して、その製造プロセスが簡単である。
【００３５】以上、本発明の一実施例を説明したが、本
発明はこの実施例に限定されるものではない。
発明はこの実施例に限定されるものではない。
【００３６】例えば、上述した実施例においては、下部
電極７に形成された開口７ａ〜７ｈの断面形状は四角形
であるが、これらの開口７ａ〜７ｈの断面形状は四角形
以外の他の形状とすることも可能である。
電極７に形成された開口７ａ〜７ｈの断面形状は四角形
であるが、これらの開口７ａ〜７ｈの断面形状は四角形
以外の他の形状とすることも可能である。
【００３７】また、上述した実施例のように下部電極７
に開口７ａ〜７ｈを形成することによりその実効表面積
を増大させる代わりに、例えば、図８に示すように、下
部電極７を、半導体基板の主面に対して実質的に垂直な
側壁を有し且つその主面に平行な方向に延びる互いに交
差した複数の板状部７ｉ〜７ｌにより形成してもよい。
に開口７ａ〜７ｈを形成することによりその実効表面積
を増大させる代わりに、例えば、図８に示すように、下
部電極７を、半導体基板の主面に対して実質的に垂直な
側壁を有し且つその主面に平行な方向に延びる互いに交
差した複数の板状部７ｉ〜７ｌにより形成してもよい。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
メモリセルの蓄積容量を大きくしたＭＯＳ型半導体装置
を簡単なプロセスで製造することができる。
メモリセルの蓄積容量を大きくしたＭＯＳ型半導体装置
を簡単なプロセスで製造することができる。
【図１】本発明の一実施例により製造されたＭＯＳダイ
ナミックＲＡＭを示す断面図である。
ナミックＲＡＭを示す断面図である。
【図２】図１に示すＭＯＳダイナミックＲＡＭのメモリ
セルを構成するスタックトキャパシタの下部電極の形状
を示す平面図である。
セルを構成するスタックトキャパシタの下部電極の形状
を示す平面図である。
【図３】図１に示すＭＯＳダイナミックＲＡＭのメモリ
セルを構成するスタックトキャパシタの下部電極の形状
を示す斜視図である。
セルを構成するスタックトキャパシタの下部電極の形状
を示す斜視図である。
【図４】本発明の一実施例によるＭＯＳダイナミックＲ
ＡＭの製造方法を説明するための断面図である。
ＡＭの製造方法を説明するための断面図である。
【図５】本発明の一実施例によるＭＯＳダイナミックＲ
ＡＭの製造方法を説明するための断面図である。
ＡＭの製造方法を説明するための断面図である。
【図６】本発明の一実施例によるＭＯＳダイナミックＲ
ＡＭの製造方法を説明するための断面図である。
ＡＭの製造方法を説明するための断面図である。
【図７】本発明の一実施例によるＭＯＳダイナミックＲ
ＡＭの製造方法を説明するための断面図である。
ＡＭの製造方法を説明するための断面図である。
【図８】スタックトキャパシタの下部電極の別の形状の
例を示す斜視図である。
例を示す斜視図である。
１ 半導体基板
３ ゲート酸化膜
４ ソース領域
５ ドレイン領域
７ 下部電極
８ 誘電体膜
９ 上部電極
ＷＬ１ ワード線
ＷＬ２ ワード線
Ｃ１ コンタクトホール
Ｃ２ コンタクトホール
Claims (2)
- 【請求項１】 ＭＯＳトランジスタとスタックトキャ
パシタとにより構成されるメモリセルを有するＭＯＳ型
半導体装置の製造方法において、上記ＭＯＳトランジス
タのゲート電極と上記スタックトキャパシタの下部電極
とを絶縁するための層間絶縁膜を形成する工程と、上記
下部電極形成用の導体膜に対して選択エッチング可能な
材料からなる膜を形成する工程と、上記選択エッチング
可能な材料からなる膜上に上記下部電極の平面形状に対
応した形状を有するレジストパターンを形成する工程と
、上記レジストパターンをマスクとして上記選択エッチ
ング可能な材料からなる膜を半導体基板の主面にほぼ垂
直な方向にエッチングして、その半導体基板の主面に対
して実質的に垂直な複数の側壁を有する少なくとも１個
の空隙を形成する工程と、上記少なくとも１個の空隙を
上記導体膜で埋めて上記下部電極を形成する工程とを具
備することを特徴とするＭＯＳ型半導体装置の製造方法
。 - 【請求項２】 上記下部電極を形成した後、上記選択
エッチング可能な材料からなる膜を除去することを特徴
とする請求項１に記載のＭＯＳ型半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083479A JPH04294580A (ja) | 1991-03-22 | 1991-03-22 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083479A JPH04294580A (ja) | 1991-03-22 | 1991-03-22 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04294580A true JPH04294580A (ja) | 1992-10-19 |
Family
ID=13803607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3083479A Withdrawn JPH04294580A (ja) | 1991-03-22 | 1991-03-22 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04294580A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6262449B1 (en) * | 1995-09-18 | 2001-07-17 | Vanguard International Semiconductor Corporation | High density dynamic random access memory cell structure having a polysilicon pillar capacitor |
-
1991
- 1991-03-22 JP JP3083479A patent/JPH04294580A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6262449B1 (en) * | 1995-09-18 | 2001-07-17 | Vanguard International Semiconductor Corporation | High density dynamic random access memory cell structure having a polysilicon pillar capacitor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |