JPH04294579A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPH04294579A JPH04294579A JP3083478A JP8347891A JPH04294579A JP H04294579 A JPH04294579 A JP H04294579A JP 3083478 A JP3083478 A JP 3083478A JP 8347891 A JP8347891 A JP 8347891A JP H04294579 A JPH04294579 A JP H04294579A
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- mos
- stacked capacitor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型半導体装置に関
し、特に、ＭＯＳダイナミックＲＡＭに適用して好適な
ものである。
し、特に、ＭＯＳダイナミックＲＡＭに適用して好適な
ものである。
【０００２】
【従来の技術】高集積のＭＯＳダイナミックＲＡＭとし
て、スタックトキャパシタセル（ｓｔａｃｋｅｄ ｃａ
ｐａｃｉｔｏｒ ｃｅｌｌ）を用いたものがある。この
スタックトキャパシタセルは、不純物がドープされた二
層目の多結晶シリコン膜からなる下部電極上に誘電体膜
を介して不純物がドープされた三層目の多結晶シリコン
膜からなる上部電極を積層したスタックトキャパシタと
、一層目の多結晶シリコン膜からなるワード線をゲート
電極とするＭＯＳトランジスタからなるアクセストラン
ジスタとにより構成される。そして、このスタックトキ
ャパシタによれば、アクセストランジスタのゲート電極
を構成するワード線及びフィールド酸化膜の段差による
下部電極の湾曲などにより実効キャパシタ面積が増加す
ることから、従来より用いられていたプレーナ型キャパ
シタに比べて大きな蓄積容量を得ることができる。
て、スタックトキャパシタセル（ｓｔａｃｋｅｄ ｃａ
ｐａｃｉｔｏｒ ｃｅｌｌ）を用いたものがある。この
スタックトキャパシタセルは、不純物がドープされた二
層目の多結晶シリコン膜からなる下部電極上に誘電体膜
を介して不純物がドープされた三層目の多結晶シリコン
膜からなる上部電極を積層したスタックトキャパシタと
、一層目の多結晶シリコン膜からなるワード線をゲート
電極とするＭＯＳトランジスタからなるアクセストラン
ジスタとにより構成される。そして、このスタックトキ
ャパシタによれば、アクセストランジスタのゲート電極
を構成するワード線及びフィールド酸化膜の段差による
下部電極の湾曲などにより実効キャパシタ面積が増加す
ることから、従来より用いられていたプレーナ型キャパ
シタに比べて大きな蓄積容量を得ることができる。
【０００３】ところが、ＭＯＳダイナミックＲＡＭの高
集積化の進展に伴いメモリセルの面積がより縮小するに
つれて、上述の従来のスタックトキャパシタでは十分に
大きな蓄積容量を得ることが困難になってきている。そ
こで、下部電極を多段構造としてその実効表面積を増大
させることにより蓄積容量の増大を図る、いわゆるフィ
ン型スタックトキャパシタが提案されている。
集積化の進展に伴いメモリセルの面積がより縮小するに
つれて、上述の従来のスタックトキャパシタでは十分に
大きな蓄積容量を得ることが困難になってきている。そ
こで、下部電極を多段構造としてその実効表面積を増大
させることにより蓄積容量の増大を図る、いわゆるフィ
ン型スタックトキャパシタが提案されている。
【０００４】
【発明が解決しようとする課題】しかし、上述のフィン
型スタックトキャパシタは、フィン状の下部電極を形成
するために多くのプロセスが必要であるため、製造プロ
セスが複雑になってしまうという問題があった。
型スタックトキャパシタは、フィン状の下部電極を形成
するために多くのプロセスが必要であるため、製造プロ
セスが複雑になってしまうという問題があった。
【０００５】そこで、本発明の目的は、メモリセルの蓄
積容量を十分に大きくすることができ、しかも簡単なプ
ロセスで製造することができるＭＯＳ型半導体装置を提
供することである。
積容量を十分に大きくすることができ、しかも簡単なプ
ロセスで製造することができるＭＯＳ型半導体装置を提
供することである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、ＭＯＳトランジスタとスタックトキャ
パシタとを有するＭＯＳ型半導体装置において、上記ス
タックトキャパシタの下部電極に、半導体基板の主面に
対して垂直で且つ上記下部電極の上端から下端まで延在
した側壁を有する少なくとも１個の間隙部を設けている
。
に、本発明では、ＭＯＳトランジスタとスタックトキャ
パシタとを有するＭＯＳ型半導体装置において、上記ス
タックトキャパシタの下部電極に、半導体基板の主面に
対して垂直で且つ上記下部電極の上端から下端まで延在
した側壁を有する少なくとも１個の間隙部を設けている
。
【０００７】本発明の好適な一実施形態においては、上
記下部電極に、半導体基板の主面に対して垂直な側壁を
有し且つ上記下部電極の上端から下端まで延在した少な
くとも１個の開口を形成する。
記下部電極に、半導体基板の主面に対して垂直な側壁を
有し且つ上記下部電極の上端から下端まで延在した少な
くとも１個の開口を形成する。
【０００８】本発明の好適な他の実施形態においては、
上記下部電極が、半導体基板の主面に対して垂直な側壁
を有する複数の板状部から構成されている。
上記下部電極が、半導体基板の主面に対して垂直な側壁
を有する複数の板状部から構成されている。
【０００９】
【作用】上述のように構成した本発明のＭＯＳ型半導体
装置によれば、スタックトキャパシタの下部電極に、半
導体基板の主面に対して垂直で且つ下部電極の上端から
下端まで延在した側壁を有する少なくとも１個の間隙部
を形成しているので、その間隙部の側壁面による下部電
極の実効表面積の増大により、メモリセルの蓄積容量を
大きくすることができる。しかも、このような間隙部を
を有する下部電極を形成するために必要なプロセスは、
従来のフィン型スタックトキャパシタの下部電極を形成
する場合に比べて簡単である。
装置によれば、スタックトキャパシタの下部電極に、半
導体基板の主面に対して垂直で且つ下部電極の上端から
下端まで延在した側壁を有する少なくとも１個の間隙部
を形成しているので、その間隙部の側壁面による下部電
極の実効表面積の増大により、メモリセルの蓄積容量を
大きくすることができる。しかも、このような間隙部を
を有する下部電極を形成するために必要なプロセスは、
従来のフィン型スタックトキャパシタの下部電極を形成
する場合に比べて簡単である。
【００１０】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００１１】図１は本発明の一実施例によるＭＯＳダイ
ナミックＲＡＭを示す断面図、図２及び図３は夫々この
実施例によるＭＯＳダイナミックＲＡＭのメモリセルを
構成するスタックトキャパシタの下部電極の形状を示す
平面図及び斜視図である。
ナミックＲＡＭを示す断面図、図２及び図３は夫々この
実施例によるＭＯＳダイナミックＲＡＭのメモリセルを
構成するスタックトキャパシタの下部電極の形状を示す
平面図及び斜視図である。
【００１２】図１に示すように、この実施例によるＭＯ
ＳダイナミックＲＡＭにおいては、例えばｐ型シリコン
基板のような半導体基板１の表面に例えば二酸化シリコ
ン膜のようなフィールド酸化膜２が形成され、これによ
って素子分離が行われている。このフィールド酸化膜２
で囲まれた活性領域の表面には、例えば二酸化シリコン
膜のようなゲート酸化膜３が形成されている。
ＳダイナミックＲＡＭにおいては、例えばｐ型シリコン
基板のような半導体基板１の表面に例えば二酸化シリコ
ン膜のようなフィールド酸化膜２が形成され、これによ
って素子分離が行われている。このフィールド酸化膜２
で囲まれた活性領域の表面には、例えば二酸化シリコン
膜のようなゲート酸化膜３が形成されている。
【００１３】ＷＬ１ 、ＷＬ２ はワード線を示す。こ
れらのワード線ＷＬ１ 、ＷＬ２ は、例えばリンやヒ
素のような不純物がドープされた多結晶シリコン膜や、
この不純物がドープされた多結晶シリコン膜上に例えば
タングステンシリサイド膜のような高融点金属シリサイ
ド膜を重ねたポリサイド膜などにより形成される。
れらのワード線ＷＬ１ 、ＷＬ２ は、例えばリンやヒ
素のような不純物がドープされた多結晶シリコン膜や、
この不純物がドープされた多結晶シリコン膜上に例えば
タングステンシリサイド膜のような高融点金属シリサイ
ド膜を重ねたポリサイド膜などにより形成される。
【００１４】半導体基板１中には、ワード線ＷＬ１ に
対して自己整合的に例えばｎ＋ 型のソース領域４及び
ドレイン領域５が形成されている。ワード線ＷＬ１ か
らなるゲート電極とこれらのソース領域４及びドレイン
領域５とにより、アクセストランジスタとしてのｎチャ
ネルＭＯＳトランジスタが形成されている。
対して自己整合的に例えばｎ＋ 型のソース領域４及び
ドレイン領域５が形成されている。ワード線ＷＬ１ か
らなるゲート電極とこれらのソース領域４及びドレイン
領域５とにより、アクセストランジスタとしてのｎチャ
ネルＭＯＳトランジスタが形成されている。
【００１５】図中、６は層間絶縁膜を示す。この層間絶
縁膜６としては、例えば二酸化シリコン膜やリンシリケ
ートガラス膜やホウ素リンシリケートガラス膜などを用
いることができる。
縁膜６としては、例えば二酸化シリコン膜やリンシリケ
ートガラス膜やホウ素リンシリケートガラス膜などを用
いることができる。
【００１６】７はスタックトキャパシタの下部電極（電
荷蓄積層）を示す。この下部電極７は、例えばリンやヒ
素のような不純物がドープされた多結晶シリコン膜によ
り形成される。この下部電極７は、ゲート酸化膜３及び
層間絶縁膜６に形成されたコンタクトホールＣ１ を通
じてアクセストランジスタのドレイン領域５に接続され
ている。図１〜図３に示すように、この下部電極７には
、その上面から下面に達する複数の開口７ａ〜７ｈが形
成されている。これらの開口７ａ〜７ｈは例えば四角形
の断面形状を有し、その側壁は半導体基板１の主面にほ
ぼ垂直になっている。
荷蓄積層）を示す。この下部電極７は、例えばリンやヒ
素のような不純物がドープされた多結晶シリコン膜によ
り形成される。この下部電極７は、ゲート酸化膜３及び
層間絶縁膜６に形成されたコンタクトホールＣ１ を通
じてアクセストランジスタのドレイン領域５に接続され
ている。図１〜図３に示すように、この下部電極７には
、その上面から下面に達する複数の開口７ａ〜７ｈが形
成されている。これらの開口７ａ〜７ｈは例えば四角形
の断面形状を有し、その側壁は半導体基板１の主面にほ
ぼ垂直になっている。
【００１７】図１において、８は下部電極７上に形成さ
れたスタックトキャパシタの誘電体膜を示す。この誘電
体膜８としては、例えば、二酸化シリコン膜と窒化シリ
コン膜と二酸化シリコン膜との三層膜（ＯＮＯ膜）を用
いることができる。更に、９はスタックトキャパシタの
上部電極（セルプレート）を示す。この上部電極９は、
例えばリンやヒ素のような不純物がドープされた多結晶
シリコン膜により形成される。
れたスタックトキャパシタの誘電体膜を示す。この誘電
体膜８としては、例えば、二酸化シリコン膜と窒化シリ
コン膜と二酸化シリコン膜との三層膜（ＯＮＯ膜）を用
いることができる。更に、９はスタックトキャパシタの
上部電極（セルプレート）を示す。この上部電極９は、
例えばリンやヒ素のような不純物がドープされた多結晶
シリコン膜により形成される。
【００１８】１０は層間絶縁膜を示す。この層間絶縁膜
１０としては、例えばリンシリケートガラス膜やホウ素
リンシリケートガラス膜などを用いることができる。
１０としては、例えばリンシリケートガラス膜やホウ素
リンシリケートガラス膜などを用いることができる。
【００１９】ＢＬはビット線を示す。このビット線ＢＬ
は、ゲート酸化膜３、層間絶縁膜６及び層間絶縁膜１０
に形成されたコンタクトホールＣ２ を通じてアクセス
トランジスタのソース領域４に接続されている。このビ
ット線ＢＬは、例えばアルミニウム膜のような金属膜に
より形成される。
は、ゲート酸化膜３、層間絶縁膜６及び層間絶縁膜１０
に形成されたコンタクトホールＣ２ を通じてアクセス
トランジスタのソース領域４に接続されている。このビ
ット線ＢＬは、例えばアルミニウム膜のような金属膜に
より形成される。
【００２０】次に、上述のように構成したこの実施例に
よるＭＯＳダイナミックＲＡＭの製造方法を図４〜図７
を参照して説明する。
よるＭＯＳダイナミックＲＡＭの製造方法を図４〜図７
を参照して説明する。
【００２１】まず、図４に示すように、半導体基板１の
表面に例えばＬＯＣＯＳ法によりフィールド酸化膜２を
形成して素子分離を行った後、このフィールド酸化膜２
で囲まれた活性領域の表面に熱酸化法によりゲート酸化
膜３を形成する。
表面に例えばＬＯＣＯＳ法によりフィールド酸化膜２を
形成して素子分離を行った後、このフィールド酸化膜２
で囲まれた活性領域の表面に熱酸化法によりゲート酸化
膜３を形成する。
【００２２】次に、例えばＣＶＤ法により全面に一層目
の多結晶シリコン膜を形成し、この多結晶シリコン膜に
リンやヒ素やホウ素のような不純物をイオン注入法や熱
拡散法によりドープして低抵抗化した後、この多結晶シ
リコン膜をエッチングによりパターニングしてワード線
ＷＬ１ 、ＷＬ２ を形成する。なお、これらのワード
線ＷＬ１ 、ＷＬ２ をポリサイド膜により形成する場
合には、上述の不純物をドープした一層目の多結晶シリ
コン膜上にスパッタ法やＣＶＤ法により例えばタングス
テンシリサイド膜のような高融点金属シリサイド膜を形
成した後にこれらの高融点金属シリサイド膜及び多結晶
シリコン膜をパターニングする。
の多結晶シリコン膜を形成し、この多結晶シリコン膜に
リンやヒ素やホウ素のような不純物をイオン注入法や熱
拡散法によりドープして低抵抗化した後、この多結晶シ
リコン膜をエッチングによりパターニングしてワード線
ＷＬ１ 、ＷＬ２ を形成する。なお、これらのワード
線ＷＬ１ 、ＷＬ２ をポリサイド膜により形成する場
合には、上述の不純物をドープした一層目の多結晶シリ
コン膜上にスパッタ法やＣＶＤ法により例えばタングス
テンシリサイド膜のような高融点金属シリサイド膜を形
成した後にこれらの高融点金属シリサイド膜及び多結晶
シリコン膜をパターニングする。
【００２３】次に、これらのワード線ＷＬ１ 、ＷＬ２
をマスクとして半導体基板１中に例えばヒ素のような
ｎ型不純物を高濃度にイオン注入した後、注入不純物の
拡散及び電気的活性化のための熱処理を行う。これによ
って、例えばｎ＋ 型のソース領域４及びドレイン領域
５がワード線ＷＬ１ に対して自己整合的に形成される
。
をマスクとして半導体基板１中に例えばヒ素のような
ｎ型不純物を高濃度にイオン注入した後、注入不純物の
拡散及び電気的活性化のための熱処理を行う。これによ
って、例えばｎ＋ 型のソース領域４及びドレイン領域
５がワード線ＷＬ１ に対して自己整合的に形成される
。
【００２４】次に、例えばＣＶＤ法により全面に層間絶
縁膜６を形成する。次に、この層間絶縁膜６及びゲート
酸化膜３の所定部分をエッチング除去してコンタクトホ
ールＣ１ を形成する。この後、必要に応じて熱処理を
行うことによりこの層間絶縁膜６のリフローを行い、層
間絶縁膜６の表面を平坦化する。
縁膜６を形成する。次に、この層間絶縁膜６及びゲート
酸化膜３の所定部分をエッチング除去してコンタクトホ
ールＣ１ を形成する。この後、必要に応じて熱処理を
行うことによりこの層間絶縁膜６のリフローを行い、層
間絶縁膜６の表面を平坦化する。
【００２５】次に、例えばＣＶＤ法により全面に例えば
二酸化シリコン膜１１を形成した後、必要に応じてこの
二酸化シリコン膜１１の表面を平坦化する。この後、こ
の二酸化シリコン膜１１上に、形成すべき下部電極に対
応した形状のレジストパターン１２をリソグラフィーに
より形成する。なお、多結晶シリコン膜に対して選択エ
ッチング可能であれば、この二酸化シリコン膜１１の代
わりに他の材料の膜を用いてもよい。
二酸化シリコン膜１１を形成した後、必要に応じてこの
二酸化シリコン膜１１の表面を平坦化する。この後、こ
の二酸化シリコン膜１１上に、形成すべき下部電極に対
応した形状のレジストパターン１２をリソグラフィーに
より形成する。なお、多結晶シリコン膜に対して選択エ
ッチング可能であれば、この二酸化シリコン膜１１の代
わりに他の材料の膜を用いてもよい。
【００２６】次に、このレジストパターン１２をマスク
として二酸化シリコン膜１１を例えば反応性イオンエッ
チング（ＲＩＥ）法により半導体基板１の主面に垂直方
向にエッチングする。これによって、図５に示すように
、レジストパターン１２で覆われていない部分の二酸化
シリコン膜１１にその下面に達する開口が形成される。
として二酸化シリコン膜１１を例えば反応性イオンエッ
チング（ＲＩＥ）法により半導体基板１の主面に垂直方
向にエッチングする。これによって、図５に示すように
、レジストパターン１２で覆われていない部分の二酸化
シリコン膜１１にその下面に達する開口が形成される。
【００２７】次に、レジストパターン１２を除去した後
、例えばＣＶＤ法により全面に二層目の多結晶シリコン
膜１３を形成し、この多結晶シリコン膜１３にイオン注
入法や熱拡散法によりリンやヒ素のような不純物をドー
プして低抵抗化する。この後、この多結晶シリコン膜１
３上に、下部電極の外形に対応した形状のレジストパタ
ーン１４を形成する。
、例えばＣＶＤ法により全面に二層目の多結晶シリコン
膜１３を形成し、この多結晶シリコン膜１３にイオン注
入法や熱拡散法によりリンやヒ素のような不純物をドー
プして低抵抗化する。この後、この多結晶シリコン膜１
３上に、下部電極の外形に対応した形状のレジストパタ
ーン１４を形成する。
【００２８】次に、このレジストパターン１４をマスク
として多結晶シリコン膜１３をエッチングした後、この
レジストパターン１４を除去する。この後、多結晶シリ
コン膜１３を例えばＲＩＥ法により半導体基板１の主面
に垂直方向にエッチバックして、図２、図３及び図７に
示すように、下部電極７を形成する。なお、レジストパ
ターン１４を形成せず、多結晶シリコン膜１３をエッチ
バックするだけで下部電極７を形成するようにしてもよ
い。
として多結晶シリコン膜１３をエッチングした後、この
レジストパターン１４を除去する。この後、多結晶シリ
コン膜１３を例えばＲＩＥ法により半導体基板１の主面
に垂直方向にエッチバックして、図２、図３及び図７に
示すように、下部電極７を形成する。なお、レジストパ
ターン１４を形成せず、多結晶シリコン膜１３をエッチ
バックするだけで下部電極７を形成するようにしてもよ
い。
【００２９】次に、二酸化シリコン膜１１をエッチング
除去する。次に、図１に示すように、下部電極７上に誘
電体膜８を形成する。この誘電体膜８として例えばＯＮ
Ｏ膜を用いる場合、下層の二酸化シリコン膜としては、
下部電極７を構成する多結晶シリコン膜の表面に形成さ
れた自然酸化膜若しくはこの多結晶シリコン膜を熱酸化
することにより形成された二酸化シリコン膜を用いる。 また、窒化シリコン膜はＣＶＤ法により形成する。更に
、上層の二酸化シリコン膜は、この窒化シリコン膜を酸
素雰囲気又は水蒸気雰囲気中において熱処理することに
より形成する。
除去する。次に、図１に示すように、下部電極７上に誘
電体膜８を形成する。この誘電体膜８として例えばＯＮ
Ｏ膜を用いる場合、下層の二酸化シリコン膜としては、
下部電極７を構成する多結晶シリコン膜の表面に形成さ
れた自然酸化膜若しくはこの多結晶シリコン膜を熱酸化
することにより形成された二酸化シリコン膜を用いる。 また、窒化シリコン膜はＣＶＤ法により形成する。更に
、上層の二酸化シリコン膜は、この窒化シリコン膜を酸
素雰囲気又は水蒸気雰囲気中において熱処理することに
より形成する。
【００３０】次に、例えばＣＶＤ法により全面に三層目
の多結晶シリコン膜を形成した後、この多結晶シリコン
膜にイオン注入法や熱拡散法によりリンやヒ素のような
不純物をイオン注入する。この後、この多結晶シリコン
膜をエッチングによりパターニングしてスタックトキャ
パシタの上部電極９を形成する。
の多結晶シリコン膜を形成した後、この多結晶シリコン
膜にイオン注入法や熱拡散法によりリンやヒ素のような
不純物をイオン注入する。この後、この多結晶シリコン
膜をエッチングによりパターニングしてスタックトキャ
パシタの上部電極９を形成する。
【００３１】この後、例えばＣＶＤ法により全面に層間
絶縁膜１０を形成した後、この層間絶縁膜１０、層間絶
縁膜６及びゲート酸化膜３の所定部分をエッチング除去
してコンタクトホールＣ２ を形成する。
絶縁膜１０を形成した後、この層間絶縁膜１０、層間絶
縁膜６及びゲート酸化膜３の所定部分をエッチング除去
してコンタクトホールＣ２ を形成する。
【００３２】次に、例えばスパッタ法や蒸着法により全
面に例えばアルミニウム膜のような金属膜を形成した後
、この金属膜をエッチングによりパターニングしてビッ
ト線ＢＬを形成する。この後、例えばプラズマＣＶＤ法
により窒化シリコン膜のようなパッシベーション膜（図
示せず）を形成し、目的とするＭＯＳダイナミックＲＡ
Ｍを完成させる。
面に例えばアルミニウム膜のような金属膜を形成した後
、この金属膜をエッチングによりパターニングしてビッ
ト線ＢＬを形成する。この後、例えばプラズマＣＶＤ法
により窒化シリコン膜のようなパッシベーション膜（図
示せず）を形成し、目的とするＭＯＳダイナミックＲＡ
Ｍを完成させる。
【００３３】以上のように、この実施例によれば、スタ
ックトキャパシタの下部電極７にその上面から下面に達
する複数の開口７ａ〜７ｈが形成されているので、これ
らの開口７ａ〜７ｈの側壁による下部電極７の実効表面
積の増大により、実効キャパシタ面積を増大させること
ができる。これによって、スタックトキャパシタの蓄積
容量を十分に大きくすることができる。そして、ソフト
エラーが発生し難く、信頼性の高いＭＯＳダイナミック
ＲＡＭを実現することができる。しかも、フィン型スタ
ックトキャパシタセルを用いる従来のＭＯＳダイナミッ
クＲＡＭに比べて、その製造プロセスが非常に簡単であ
る。
ックトキャパシタの下部電極７にその上面から下面に達
する複数の開口７ａ〜７ｈが形成されているので、これ
らの開口７ａ〜７ｈの側壁による下部電極７の実効表面
積の増大により、実効キャパシタ面積を増大させること
ができる。これによって、スタックトキャパシタの蓄積
容量を十分に大きくすることができる。そして、ソフト
エラーが発生し難く、信頼性の高いＭＯＳダイナミック
ＲＡＭを実現することができる。しかも、フィン型スタ
ックトキャパシタセルを用いる従来のＭＯＳダイナミッ
クＲＡＭに比べて、その製造プロセスが非常に簡単であ
る。
【００３４】以上、本発明の一実施例を説明したが、本
発明はこの実施例に限定されるものではない。
発明はこの実施例に限定されるものではない。
【００３５】例えば、上述した実施例においては、下部
電極７に形成された開口７ａ〜７ｈの断面形状は四角形
であるが、これらの開口７ａ〜７ｈの断面形状は四角形
以外の他の形状とすることも可能である。
電極７に形成された開口７ａ〜７ｈの断面形状は四角形
であるが、これらの開口７ａ〜７ｈの断面形状は四角形
以外の他の形状とすることも可能である。
【００３６】また、上述した実施例のように下部電極７
に開口７ａ〜７ｈを形成することによりその実効表面積
を増大させる代わりに、例えば、図８に示すように、下
部電極７を、半導体基板の主面に対して垂直な側壁を有
し且つその主面に平行な方向に延びる互いに交差した複
数の板状部７ｉ〜７ｌにより形成してもよい。
に開口７ａ〜７ｈを形成することによりその実効表面積
を増大させる代わりに、例えば、図８に示すように、下
部電極７を、半導体基板の主面に対して垂直な側壁を有
し且つその主面に平行な方向に延びる互いに交差した複
数の板状部７ｉ〜７ｌにより形成してもよい。
【００３７】
【発明の効果】以上説明したように、本発明のＭＯＳ型
半導体装置によれば、スタックトキャパシタの下部電極
に、半導体基板の主面に対して垂直で且つ下部電極の上
端から下端まで延在した側壁を有する少なくとも１個の
間隙部が形成されているので、メモリセルの蓄積容量を
十分に大きくすることができ、しかも簡単なプロセスで
製造することができる。
半導体装置によれば、スタックトキャパシタの下部電極
に、半導体基板の主面に対して垂直で且つ下部電極の上
端から下端まで延在した側壁を有する少なくとも１個の
間隙部が形成されているので、メモリセルの蓄積容量を
十分に大きくすることができ、しかも簡単なプロセスで
製造することができる。
【図１】本発明の一実施例によるＭＯＳダイナミックＲ
ＡＭを示す断面図である。
ＡＭを示す断面図である。
【図２】図１に示すＭＯＳダイナミックＲＡＭのメモリ
セルを構成するスタックトキャパシタの下部電極の形状
を示す平面図である。
セルを構成するスタックトキャパシタの下部電極の形状
を示す平面図である。
【図３】図１に示すＭＯＳダイナミックＲＡＭのメモリ
セルを構成するスタックトキャパシタの下部電極の形状
を示す斜視図である。
セルを構成するスタックトキャパシタの下部電極の形状
を示す斜視図である。
【図４】図１、図２及び図３に示すＭＯＳダイナミック
ＲＡＭの製造方法を説明するための断面図である。
ＲＡＭの製造方法を説明するための断面図である。
【図５】図１、図２及び図３に示すＭＯＳダイナミック
ＲＡＭの製造方法を説明するための断面図である。
ＲＡＭの製造方法を説明するための断面図である。
【図６】図１、図２及び図３に示すＭＯＳダイナミック
ＲＡＭの製造方法を説明するための断面図である。
ＲＡＭの製造方法を説明するための断面図である。
【図７】図１、図２及び図３に示すＭＯＳダイナミック
ＲＡＭの製造方法を説明するための断面図である。
ＲＡＭの製造方法を説明するための断面図である。
【図８】スタックトキャパシタの下部電極の別の実施例
を示す斜視図である。
を示す斜視図である。
１ 半導体基板
３ ゲート酸化膜
４ ソース領域
５ ドレイン領域
７ 下部電極
８ 誘電体膜
９ 上部電極
ＷＬ１ ワード線
ＷＬ２ ワード線
Ｃ１ コンタクトホール
Ｃ２ コンタクトホール
Claims (3)
- 【請求項１】 ＭＯＳトランジスタとスタックトキャ
パシタとを有するＭＯＳ型半導体装置において、上記ス
タックトキャパシタの下部電極が、半導体基板の主面に
対して垂直で且つ上記下部電極の上端から下端まで延在
した側壁を有する少なくとも１個の間隙部を有している
ことを特徴とするＭＯＳ型半導体装置。 - 【請求項２】 上記下部電極に、半導体基板の主面に
対して垂直な側壁を有し且つ上記下部電極の上端から下
端まで延在した少なくとも１個の開口が形成されている
ことを特徴とする請求項１に記載のＭＯＳ型半導体装置
。 - 【請求項３】 上記下部電極が、半導体基板の主面に
対して垂直な側壁を有する複数の板状部からなることを
特徴とする請求項１に記載のＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083478A JPH04294579A (ja) | 1991-03-22 | 1991-03-22 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083478A JPH04294579A (ja) | 1991-03-22 | 1991-03-22 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04294579A true JPH04294579A (ja) | 1992-10-19 |
Family
ID=13803578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3083478A Withdrawn JPH04294579A (ja) | 1991-03-22 | 1991-03-22 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04294579A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872373A (en) * | 1996-11-18 | 1999-02-16 | Oki Electric Industry Co., Ltd. | Dram-capacitor structure |
| US6262449B1 (en) * | 1995-09-18 | 2001-07-17 | Vanguard International Semiconductor Corporation | High density dynamic random access memory cell structure having a polysilicon pillar capacitor |
-
1991
- 1991-03-22 JP JP3083478A patent/JPH04294579A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6262449B1 (en) * | 1995-09-18 | 2001-07-17 | Vanguard International Semiconductor Corporation | High density dynamic random access memory cell structure having a polysilicon pillar capacitor |
| US5872373A (en) * | 1996-11-18 | 1999-02-16 | Oki Electric Industry Co., Ltd. | Dram-capacitor structure |
| US6096601A (en) * | 1996-11-18 | 2000-08-01 | Oki Electric Industry Co., Ltd. | Method of making a transistor and capacitor structure with a conductive pillar |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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