JPH04294631A - 可変遅延装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は調節可能な遅延装置を目
的とする。本発明は特に例えば１秒当たり１ギガビット
以上の極めて高いレートのディジタルデータ伝送のシス
テムに適用する。

【０００２】

【従来の技術】現行の遅延装置は一般にＲＣ回路で作ら
れている。遅延の調節は抵抗及び／又は容量の値の変化
によって実行される。例えばＭＯＳ（酸化金属半導体）
形の電界効果トランジスタを有する集積回路では、抵抗
及び容量は一般にトランジスタによって構成される。

【０００３】

【発明が解決しようとする課題】この種の遅延装置の欠
点は、Ｒ値及びＣ値の変化に対して遅延の変化が指数関
数的なカーブを描くことである。それ故、遅延調節の線
形性は、極めて短い遅延時間と両立しない大きな値のＲ
Ｃの積を必要とする。他方では、Ｒ及びＣの変化に対し
て外部回路が不感であるようにＲＣ回路は入力バッファ
回路と出力バッファ回路との間に挿入されなければなら
ない。更に、電界効果トランジスタの製造技術が様々な
集積回路のトランジスタの特性に強いバラツキを生じる
。これらのバラツキは遅延調節の所望される信頼性と精
度とに対立する。

【０００４】

【課題を解決するための手段】本発明は線形変化曲線を
呈しない、極めて短い遅延を生じる、遅延値を細かく信
頼性のある方法で調節する、ＢｉＣＭＯＳ（バイポーラ
／相補形ＭＯＳ）形集積回路に組み込むに極めて適した
、そしてバッファ入力及び出力回路を必要としない等の
利点を提供する調節可能な遅延装置を提案する。

【０００５】本発明による調節可能な遅延装置は、少な
くとも１つの差動増幅器と、電源と、バイアス電流を双
曲線型に変化さかつこの電流と各抵抗の抵抗との積を一
定に保つ調節回路に結合されている２つの負荷抵抗とを
含んでいることを特徴とする。

【０００６】

【実施例】本発明の特徴及び利点は添付図面を参照して
例として挙げた実施例に関する以下の説明から明らかと
なるであろう。

【０００７】図１では、本発明による遅延装置１０は、
基礎的にはＥＣＬ（エミッタ結合論理）ゲート１１から
作られている。このＥＣＬゲートには、例えば＋５ボル
トとアースとの値を夫々有する電位ＶＣＣとＶＥＥとの
間の電圧が供給される。ＥＣＬゲートの２つの入力バイ
ポーラトランジスタ１２及び１３は各々それらのベース
で正入力信号ＩＮと反転入力信号ＩＮ＊　を受信する。 それらのコレクタは各々の負荷抵抗１４及び１５を介し
て電位ＶＣＣに接続される。それらのエミッタはバイポ
ーラトランジスタ１７と抵抗１８とで作られた電源１６
によって結合されて電位ＶＥＥに接続される。トランジ
スタ１７はそのコレクタをトランジスタ１２及び１３の
エミッタに接続され、そのエミッタを抵抗１８に接続さ
れ、そのベースは調節電位Ｖｄ　に接続されている。ト
ランジスタ１２及び１３のコレクタは後続エミッタを有
する２つの出力増幅器を形成する２つのトランジスタ１
９及び２０のベースにも接続している。それらのコレク
タは電位ＶＣＣに接続し、それらのエミッタは各抵抗２
１及び２２によって電位ＶＥＥに接続され、ＯＵＴ及び
ＯＵＴ＊　の正及び反転の出力信号を送出する。従来の
方法では、抵抗はＭＯＳ形の各トランジスタにより構成
される。抵抗１４及び１５は、電位ＶＣＣを各トランジ
スタ１２及び１３のコレクタに、ゲート電極を維持電位
Ｖｈ　に接続されたドレン−ソースパスを有するＰＭＯ
Ｓトランジスタで作られている。実際上は、抵抗１８，
２１及び２２はまた通常、アースを各トランジスタ１７
，１９及び２０のエミッタに結合し、そしてゲート電極
に所定の電位をかけたドレン−ソースパスを有するＮＭ
ＯＳトランジスタ（図示せず）で作られる。

【０００８】本発明によれば、ＥＣＬゲート１１は電源
１６の供給するバイアス電流Ｉを双曲線形に変化させ、
各負荷抵抗１４及び１５と電流との積を一定値に保持す
る調節回路２３に接続している。調節回路２３は１つの
入力端子２３ａと２つの制御端子２３ｂ及び２３ｃとを
有する。入力端子２３ａは外部制御信号Ｅを受信する。 制御端子２３ｂ及び２３ｃは各々維持電位Ｖｈ　と調節
電位Ｖｄ　とを供給する。調節回路は、制御端子２３ａ
に給電する維持発振器２４と、制御端子２３ｂに給電し
分圧器２６及び制御発振器２７を内蔵する調節発振器２
５とを含む。制御発振器２７は外部制御信号Ｅを受信し
、そしてバス４２によって送り出されるＰ−１選択信号
ＳＳ２−ＳＳＰ（図示せず）を発生する。分圧器２６は
電位ＶＣＣとＶＥＥとの間に配置されており、各並列分
岐線内に接続された複数Ｐの抵抗Ｒ１−ＲＰと直列のベ
ース抵抗Ｒ０とによって構成される。Ｐ−１抵抗Ｒ２−
ＲＰは、対応する選択信号ＳＳ２‐ＳＳＰによって制御
される各開閉器ＳＷ２−ＳＷＰによって選択的にアース
に接続される。分岐線とベース抵抗Ｒ０の抵抗との結合
は節点Ｊを形成する。調節発振器２５は、正入力が節点
Ｊと接続されている演算増幅器（オペアンプ）２８と、
トランジスタ２９と、エミッタ抵抗３０とを含んでいる
。トランジスタ２９のベースは演算増幅器２８の出力と
接続され、エミッタは抵抗３０を介してアースに接続さ
れ、コレクタはＰＭＯＳトランジスタから成る抵抗３１
を介して電位ＶＣＣに接続されている。維持発振器２４
は演算増幅器３２を含んでおり、その正入力は基準電圧
ＶＲＥＦ　を受け取り、負入力はトランジスタ２９のコ
レクタに接続されており、その出力は抵抗１４，１５及
び３１を構成するＰＭＯＳトランジスタのゲート電極に
印加される。

【０００９】図１に示す調節可能な遅延装置１０の動作
は図２及び３のグラフを参照して説明される。図２のグ
ラフは分圧器２６のＰ抵抗ＲＩ−ＲＰ間に並列接続され
た抵抗の数Ｎの変化の関数として電源１６によって生じ
るバイアス電流Ｉの変化を表す。こうしてこの分圧器は
ディジタル−アナログ変換器として機能する。図３のグ
ラフは、数Ｎの変化の関数として入力信号ＩＮ及びＩＮ
＊　に対する出力信号ＯＵＴ及びＯＵＴ＊　の遅延θの
変化を表す。制御発振器２７は開閉器ＳＷ２−ＳＷＮを
形成するＮ個の選択信号ＳＳ２−ＳＳＮを生じることに
よって数Ｎを決定する。Ｒは各抵抗の制御値を表し、ｋ
Ｒはベース抵抗Ｒ０の値を表し、そしてβはＲ０／Ｒ１
比を表し、ここでｋ及びβは２つの任意の正の数であり
、Ｒｓ　は電源１６の抵抗１８の抵抗値であり、これは
抵抗３０の抵抗値に等しい。これらの条件の下で、調節
電圧Ｖｄ　は点Ｊのそれに相当する。即ち、Ｖｄ　＝Ｖ
ＣＣ／（ｋＮ＋β＋１）であり、他方では維持発振器２
４は電圧Ｖｈ　をトランジスタ１４，１５及び３１のド
レーン上の電位が基準電圧ＶＲＥＦ　に等しくなるよう
な値に確実に保持する。従って、トランジスタ２９又は
トランジスタ１７を通過する電流の強度Ｉは、 Ｉ＝ＶＣＣ／［Ｒｓ　・（ｋＮ＋β＋１）］である。そ
れ故電流ＩはＡ／（ＢＮ＋Ｃ）型の双曲線法則に従って
変化する。式中のＡ，Ｂ及びＣは予め定められた係数で
ある。このような変化を図２のグラフに表す。Ｎの関数
としての遅延θの変化を表す線は、図３における　　θ
＝ＣＮ＋Ｄ　　型の直線となる。

【００１０】本発明による遅延装置１０は幾つかの利点
を有している。主要な利点は非常に高い周波数で遅延θ
が線形変化することである。ＥＣＬゲート１１内の能動
素子としてバイポーラトランジスタが存在することによ
って、遅延時間θの信頼性と均一性とが得られる。これ
によって、図示の例では２５０ｐｓのオーダーの遅延装
置１０のバイアホール（ｖｉａ−ｈｏｌｅ）の極めて短
い遅延時間θに関してＮＭＯＳ及びＰＭＯＳトランジス
タ内の遅延の大きな差のためにＣＭＯＳ（相補型ＭＯＳ
）差動増幅器内に生じるであろう不均一性の問題が解決
される。別の利点は、ＥＣＬゲート１１のトランジスタ
１２及び１３のベース上に相補性入力信号ＩＮ及びＩＮ
＊　が使用されていることである。実際、入力信号ＩＮ
と基準電圧との使用は、様々な集積回路間の構成素子の
特性のばらつきのため基準電圧上での信号ＩＮのエッジ
のセンタリングの問題を引き起こすだろう。センタリン
グのずれは不均一な遅延θを生じるだろう。反対に、図
示の例では、センタリングは相補性入力信号のエッジの
交叉点上で実行され、これが全てのバラツキを補正し、
かつ安定した遅延時間を保証する。

【００１１】当業者は図示の実施例に数多くの変形例を
もたらすことができる。特に、経験によれば、演算増幅
器２８及び３２の存在は遅延装置１０の応答時間をかな
り増加させ、かつ寄生振動の問題及び演算増幅器３２に
印加される負の入力電圧の変化範囲が広いために維持発
振器２４の実施に関する別の問題が生じてくる。例えば
１秒当たり１ギガビット以上の極めて高い周波数に対し
て、図４に示す実施例はこれらの問題を解決し、本発明
の好ましい実施例となっている。

【００１２】図４に示す遅延装置１０はＥＣＬゲート１
１及び調節回路２３を使用している。このため同じ参照
数字は図１に示した遅延装置のものと同じ機能を示す。 主要な差異は維持発振器２４及び調節発振器２５の構造
にある。分圧器２６はダイオードとして組み込まれたバ
イポーラトランジスタ３３を含んでおり、そのエミッタ
はアースに、そのコレクタはベースに、そして停止抵抗
Ｒ１によって点Ｊに接続している。バイポーラトランジ
スタ３４のエミッタはアースに接続し、そのコレクタは
、ゲート電極とソースとが結合して維持電圧Ｖｈ　を供
給するＰＭＯＳトランジスタ３５のドレン−ソースパス
を介して電位ＶＣＣに接続する。ダイオードとして組み
込まれたバイポーラトランジスタ３６のエミッタは抵抗
３７を通過してアースに接続されており、そのベースは
ＥＣＬゲート１１の電源１６のトランジスタ１７のベー
スと共通であり、そのコレクタは、２つのダイオード３
８と、ゲート電極が維持電位Ｖｈ　に接続されたＰＭＯ
Ｓトランジスタで作られた抵抗３９とによって引き続い
て電位ＶＣＣに結合している。トランジスタ３３のベー
ス−エミッタ結合の電圧Ｖｂｅは分圧器２６の他の全て
の分岐線内で接合ダイオード４０を付加することによっ
て補整される。

【００１３】調節回路２３の主要な機能は、分圧器２６
の抵抗Ｒ１を通過する電流Ｉを再生することである。こ
の再生はまずトランジスタ３３及び３４から成る第１電
流ミラーによって実行される。トランジスタ３５によっ
て、この電流ミラーは負荷抵抗値１４，１５及び３９に
維持電圧Ｖｈ　を供給する維持発振器２４を形成する。 次いで、電流ＩはＰＭＯＳトランジスタ３５及び３９よ
り成る第２電流ミラーによって再生される。電流Ｉはさ
らにトランジスタ３６及び１７より成る第３電流ミラー
によって再生される。こうして、電源１６の電流Ｉは下
記の公式に従って停止抵抗Ｒ１によって分圧器２６内で
決定される。

【００１４】 Ｉ＝（ＶＣＣ−Ｖｂｅ）／［Ｒ１・（ｋＮ＋β＋１）］
それ故、この電流Ｉは図２に示すものと同様の　　Ａ／
（ＢＮ＋Ｃ）型の双曲線法則に従って変化する。従って
、遅延時間θは図３に描かれたように変化する。実際は
、維持電圧Ｖｈ　は主として第２電流ミラーのＰＭＯＳ
トランジスタのドレンのコンダクタンス効果のため僅か
に変動する。それ故このミラーは完全ではなく、ＥＣＬ
ゲート１１のトランジスタ１２及び１３のコレクタ電圧
に僅かな変化（電圧揺れ）を現れさせる。それ故ゲート
１１内のバイアス電流Ｉは僅かに変形する。その結果、
図３に点線で示すように、理論的直線から徐々に隔たる
変化曲線が得られる。しかし、図４に示す遅延装置１０
は極めて高い周波数に良好に適合し、かつ容易に集積化
可能の単純な構造を有するという利点を提供する。

【００１５】図１及び４に示す装置１０によって生じる
遅延時間θはこうして例えば２５０ｐｓの所定の最大範
囲ＤＬ内で線形に調節されることができる。もし所望す
る遅延時間が単一の遅延装置１０の能力を超えるような
ときは、図５に示すように数個のＥＣＬゲート１１を付
加することもまた可能である。

【００１６】図５は広い範囲の値の中で入力信号をほぼ
線形に遅延させるという利点を与える本発明による遅延
装置１０の構造を概要図で表す。この遅延装置は通例で
は数個のＥＣＬゲートを内蔵している。図５の実施例で
は、遅延装置１０は遅延調節可能な３つのＥＣＬゲート
１１ａ−１１ｃ及びそれらの入力信号を同じ固定値θｆ
だけ遅らせる２つのＥＣＬゲート４１ａ，４１ｂから成
る。ゲート１１ａ−１１ｃは同じ調節回路２３によって
制御され、調節回路２３から発するバス４２’によって
送られる各々の選択信号ＳＥＬ０−ＳＥＬ２によって能
動化される。図６（６Ａ，６Ｂ）は、図５にその原理を
図解された遅延装置１０の好ましい実施例を示し、図７
はその結果得られる遅延の変化曲線の好ましい形状を表
す。図４，５及び６に示す遅延装置１０と同じまたは等
価の機能を有する素子は同じ参照数字を有する。

【００１７】図６（６Ａ，６Ｂ）の遅延装置１０では、
調節回路２３は図４のそれに類似した構造を有する。さ
らに詳細には、分圧器２６において選択され得る抵抗の
最大数Ｐは３２であり、これらの抵抗は、参照番号Ｒ２
−Ｒ３３を付されて区別され、対応する選択信号ＳＳ２
−ＳＳ３３に動作する各開閉器ＳＷ２−ＳＷ３３によっ
て選択される。これらの条件下で、制御発振器２７は、
３２個の開閉器のディジタル制御の単なる３２ビットの
シフトレジスタであってもよい。各接合ダイオード４０
はバイポーラトランジスタのベース−エミッタ結合によ
って従来通り構成される。停止抵抗Ｒ１はまた常に閉じ
ている開閉器ＳＷ１を有している。調節回路２３はまた
３つの同じ電流ミラー３３，３４；３５，３９；３６，
１７と、抵抗３７とダイオード３８とを含む。これに付
け加わっているのは、開閉器４４を介してソースをアー
スに、ゲート電極を電位ＶＣＣに接続したＮＭＯＳトラ
ンジスタ４３だけである。

【００１８】３つのゲート１１ａ−１１ｃは図４のもの
に類似している。それらの２つのバイポーラトランジス
タ１２及び１３は、ＰＭＯＳトランジスタ３５及び３９
のそれと共通のゲート電極を有しているＰＭＯＳから成
る、同一の各負荷抵抗１４及び１５を分配しており、こ
うして調節回路２３の制御端子２３ｂによって供給され
る維持電圧Ｖｈ　を受ける。３つのゲート１１ａ−１１
ｃの電源１６は、調節回路２３の制御端子２３ｃによっ
て供給された調節電圧Ｖｄ　によって制御されたバイポ
ーラトランジスタ１７を有する。各抵抗１８は、アース
されたソースと、制御発振器２７の出力に接続されたバ
ス４２’に供給される各選択信号ＳＥＬ０−ＳＥＬ２を
受信するゲート電極とを有する各ＮＭＯＳトランジスタ
４５ａ−４５ｃに直列に接続されている。３つのゲート
１１ａ−１１ｃ内のトランジスタ１２及び１３のコレク
タは、抵抗２１及び２２と共に３つのゲート１１ａ−１
１ｃに共通の出力回路を構成するトランジスタ１９及び
２０のベースに夫々結合される。

【００１９】固定遅延素子を構成する２つのゲート４１
ａ及び４１ｂは基準発振器４６に結合されており、各ゲ
ートは３つのゲート１１ａ−１１ｃに類似した構造を有
している。従って、同じ構成素子は同じ参照数字を有す
る。それ故、基準発振器４６は、また直列センブリ３６
，３７，３８，３９及び４３のものに類似した構造を有
する。しかしながら、それが制御する固定遅延を考慮し
て、発振器４６のトランジスタ３９及び４３のゲート電
極は夫々アース電位と、そして開閉器４４を介してＶＣ
Ｃの電位に接続されている。ゲート１１ａ及び４１ａの
トランジスタ１２及び１３は入力信号ＩＮ及びＩＮ＊　
を受信する共通のベースを有する。トランジスタ１２及
び１３のベースもまた共通である。ゲート４１ａ及び４
１ｂ内のトランジスタ１２及び１３のＰＭＯＳ負荷トラ
ンジスタのゲート電極は発振器４６のトランジスタ３９
のそれと共通である。それらの電源１６では、トランジ
スタ１７のベースは発振器４６のトランジスタ３６のそ
れと共通である。各電源１６は、また、アースされたソ
ースと、発振器４６のトランジスタ４３のそれと共通の
ゲート電極とを有するＮＭＯＳトランジスタ４３に直列
に接続されている。ゲート４１ａ及び４１ｂは、また、
３つのゲート１１ａ−１１ｃに共通のそれと同一の出力
回路を備えている。増幅器４１ａの出力回路の相補型出
力はゲート１１ｂ及び４１ｂのトランジスタ１２及１３
の各ベースに接続されている。同様に、ゲート４１ｂの
出力回路の相補型出力はゲート１１ｃのトランジスタ１
２及び１３の各ベースに接続されている。

【００２０】遅延装置１０の作動原理は図５及び７から
明確に分かる。ゲート４１ａ及び４１ｂは常に能動化さ
れ、夫々は発振器４６の送り出す電圧によって決定され
る同じ固定遅延θｆを有する。ゲート１１ａ−１１ｃは
同一範囲の値ＤＬ（図７）内で遅延θを各々線形に変化
させるため調節回路２３によって制御され、制御発振器
２７から発する対応する選択信号ＳＥＬ０−ＳＥＬ２に
よって能動化される。もし、制御発振器２７がゲート１
１ａだけを能動化すれば、ゲートの送出する出力信号Ｏ
ＵＴ及びＯＵＴ＊　は範囲ＤＬ内（図７）に含まれる遅
延θａ＝θだけ遅延される。そこで遅延装置１０は図４
のように作動する。もし、ゲート１１ｂだけが値θ（例
えばこの３つの場合の選択信号ＳＳ２０に対応する）に
調節された遅延に能動化されれば、入力信号ＩＮ及びＩ
Ｎ＊はまずゲート４１ａを通過し従って固定値θｆだけ
遅延される。出力信号ＯＵＴ及びＯＵＴ＊　はそれ故値
θｄ＝θｆ＋θだけ遅延する。要するに、もしゲート１
１ｃだけが値θに調節された遅延に能動化されるならば
、入力信号ＩＮ及びＩＮ＊　はまずゲート４１ａ及び４
１ｂを通過し、それ故固定値２θｆだけ遅延する。出力
信号ＯＵＴ及びＯＵＴ＊　はそれ故値θｃ＝２θｆ＋θ
だけ遅延する。

【００２１】装置１０によって提供される遅延変化曲線
は固定遅延θｆがＤＬに等しいならば線形となるであろ
うことが理解される。しかしこの場合、２つの遅延範囲
の結合点の周囲のわずかな遅延の変化、例えばθａ及び
θｂは対応するゲート１１ａ及び１１ｂを能動化するた
め発振器２７を発振させるであろう。図７では、遅延θ
ｆは範囲ＤＬより小さくなるように選択され、従って曲
線全体は鋸歯の形状を有する。この曲線の利点は遅延θ
ａ，θｂ及びθｃ間の重なり合いＤθにあり、これが発
振器２７のどんな発振をも防ぐことができる。例えば、
もし重なり合いＤθが範囲ＤＬのおよそ半分に相当する
ならば、範囲ＤＬの終わりに制御発振器２７は次の範囲
の中心点から出発して遅延をより有利に制御できる。そ
れ故この種の遅延装置によって作り出される遅延の全体
的変化は鋸歯状曲線にも拘らず線形にとどまることが明
らかである。

【００２２】実際、図６に示す遅延装置１０のゲート１
１ａ−１１ｃの選択は、発振器２７によって提供される
各信号ＳＥＬ０−ＳＥＬ２を用い、対応するトランジス
タ４３ａ−４３ｃを能動化することによって実行される
。トランジスタ４３は開閉器として働き、多くの、例え
ば３２個の他の遅延装置を含んでいる集積回路内におい
て、遅延装置１０が能動化されない際はそれらのゲート
は電流を消費しない。この種の集積回路では、能動化さ
れた遅延装置だけが開閉器４４を閉止する。

【００２３】さらに通例では、ゲート１１ａ−１１ｃの
１つだけが図６に示すタイプの遅延装置１０内に用いら
れることができよう。この場合、入力信号ＩＮ及びＩＮ
＊　がこの単一の増幅器（遅延θａ）だけとオプション
で固定遅延θｆを有する少なくとも１つの増幅器とを通
過することによって遅延するように遅延装置の回路は考
案されなければならないであろう。こうして固定遅延の
数は任意であり得ることが明らかである。結論として、
遅延変化θの範囲ＤＬに少なくとも等しい少なくとも１
つの固定遅延θｆに対して可変遅延θを付け加えるとい
うのが作動原理である。図６の遅延装置１０の変形例の
ように、負荷抵抗１４及び１５はもはやゲート１１ａ−
１１ｃに共通ではなく、各ゲート内で異なる値を有する
ことができよう。この場合、これらのゲートの範囲ＤＬ
は様々な値と傾斜とを有しており、そして各固定遅延θ
ｆは先行する範囲ＤＬの値を参照しなければならないで
あろう。それ故全体的な曲線はほぼ線形の変化範囲の結
合による非線形の様々な形状を取り得るであろう。

【００２４】広い変化範囲を有する本発明による遅延装
置の他の実施例のブロック図を図８に示す。遅延装置１
０は４つの縦続接続されたＥＣＬゲート１１ａ−１１ｄ
を含む。ゲート１１ａ−１１ｄは入力信号ＩＮ及びＩＮ
＊　を引き続いて遅らせるため同一の調節回路２３によ
って制御される。それらの出力信号ＯＵＴａ−ＯＵＴｄ
及びＯＵＴａ＊　−ＯＵＴｄ＊　はまたマルチプレクサ
４７の各入力に印加され、マルチプレクサは遅延装置１
０の相補型出力信号ＯＵＴ及びＯＵＴ＊　を送出する。 ゲートが最大遅延が２５０ｐｓのオーダーである遅延範
囲ＤＬを作り出すことができることを知って、１秒当た
り１ギガビットのレートで１ビット伝送する周期に相当
する１ｎｓのオーダーの遅延まで広がる遅延θを遅延装
置１０から得ることが可能である。図８の構成例から当
業者は場合に応じて多少とも性能の高い他の変形例を考
案することができる。

【００２５】図示の実施例から多数の変形例を提案する
ことができる。特に、図示のＥＣＬゲートの代わりに、
バイポーラトランジスタ及び／又は電界効果トランジス
タを有する単一の差動増幅器を用いれば充分である場合
もあり得よう。ＥＣＬゲートの利点は主として極めて短
い遅延と高周波数でのその性能とにあり、これらはその
トランジスタ１２及び１３の不飽和性と、周波数の関数
としての出力電圧の変化（電圧揺れ）が小さいこととに
よるものである。以上の説明から更に単純又はより改良
された調節回路２３であれば、多少とも高密度に、多少
とも広範囲にそして多少とも線形性を有するようにして
遅延θを変化させることができるであろうことが分かる
。一般に、ＥＣＬゲート１１内又は代替の単一の差動増
幅器内の電源は抵抗１８しか含まない。この場合、又は
図示の場合には、バイアス電流の調節は抵抗１８の値に
作用することによって実行されよう。また以上のことか
ら、ＥＣＬゲート又は代替の差動増幅器は正入力信号Ｉ
Ｎのみを受信し、他方の入力端子は所定の固定電位に印
加される。また当業者には遅延θを連続的に変化させる
ことも可能である。

【図面の簡単な説明】

【図１】本発明による調節可能な遅延装置の好ましい一
実施例の回路を示すブロック図である。

【図２】図１に示す遅延装置のバイアス電流の双曲線型
変化を図解するグラフである。

【図３】図１に示す装置によって発生した遅延θの線形
変化を図解するグラフである。

【図４】本発明による遅延装置の別の実施例のブロック
図である。

【図５】広い変化範囲にわたって線形遅延を調節するこ
とができる本発明による遅延装置の変形例のブロック図
である。

【図６Ａ】図５に示す遅延装置の実施例のブロック図で
ある。

【図６Ｂ】図６Ａにつながる、図５に示す遅延装置の実
施例のブロック図である。

【図７】図６に示した装置によって発生した遅延の変化
曲線を図解するグラフである。

【図８】広い変化範囲にわたって線形遅延を表す本発明
による遅延装置の変形例のブロック図である。

Claims (14)

【特許請求の範囲】
1. 【請求項１】　　少なくとも１つの差動増幅器と、電源
   と、バイアス電流を双曲線型に変化させかつ該バイアス
   電流と各抵抗の抵抗値との積を一定に保つ調節回路に結
   合されている２つの負荷抵抗とを含んでいることを特徴
   とする調節可能な遅延装置。
2. 【請求項２】　　前記電源がトランジスタを含んでおり
   、前記調節手段が該トランジスタの導通を制御する電圧
   に作用することを特徴とする請求項１に記載の装置。
3. 【請求項３】　　前記調節回路が、選択的に並列接続さ
   れ得る多くの抵抗を含む分圧器を含んでいることを特徴
   とする請求項２に記載の装置。
4. 【請求項４】　　分圧器の節点Ｊが演算増幅器の１つの
   入力に接続されており、該演算増幅器の出力が前記電源
   のトランジスタの導通を制御することを特徴とする請求
   項３に記載の装置。
5. 【請求項５】　　前記負荷抵抗がトランジスタによって
   構成されており、前記調節回路が、基準電位を受けかつ
   これらのトランジスタの導通を制御する演算増幅器を含
   んでいることを特徴とする請求項１から４のいずれか一
   項に記載の装置。
6. 【請求項６】　　分圧器の抵抗の一つが、前記電源のト
   ランジスタの制御電極に前記分圧器を結合する少なくと
   も１つの電流ミラーに結合されていることを特徴とする
   請求項３に記載の装置。
7. 【請求項７】　　電流ミラーが、電流と各負荷抵抗の抵
   抗値との積を一定値を保持する発振器を構成する電界効
   果トランジスタで作られていることを特徴とする請求項
   ６に記載の装置。
8. 【請求項８】　　電流ミラーが前記電源のトランジスタ
   を含んでいることを特徴とする請求項６又は７に記載の
   装置。
9. 【請求項９】　　前記電源が負荷抵抗を含んでおり、前
   記調節手段が電流を変化させるため該負荷抵抗の抵抗値
   に作用することを特徴とする請求項１に記載の装置。
10. 【請求項１０】　　差動増幅器の２つの入力が入力信号
    の相補形を受け取ることを特徴とする請求項１〜９のい
    ずれか一項に記載の装置。
11. 【請求項１１】　　差動増幅器がＥＣＬゲートを形成す
    ることを特徴とする請求項１から１０のいずれか一項に
    記載の装置。
12. 【請求項１２】　　複数の差動増幅器を含んでおり、そ
    れらの各出力がマルチプレクサに印加されるとを特徴と
    する請求項１から１１のいずれか一項に記載の装置。
13. 【請求項１３】　　少なくとも前記差動増幅器によって
    生じる可変遅延が、少なくとも１つの固定遅延に選択的
    に付加されることを特徴とする請求項１から１２のいず
    れか一項に記載の装置。
14. 【請求項１４】　　前記調節回路が、重なり合っている
    複数の可変遅延範囲を含む鋸歯状の曲線を生成すること
    を特徴とする請求項１３に記載の装置。