JPH04295693A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04295693A JPH04295693A JP3083397A JP8339791A JPH04295693A JP H04295693 A JPH04295693 A JP H04295693A JP 3083397 A JP3083397 A JP 3083397A JP 8339791 A JP8339791 A JP 8339791A JP H04295693 A JPH04295693 A JP H04295693A
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- latch
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は書き込み，読み出し可
能な半導体記憶装置に関し、特にその動作モードの改良
に関するものである。
能な半導体記憶装置に関し、特にその動作モードの改良
に関するものである。
【０００２】
【従来の技術】図５はＤＲＡＭの高速アクセス方法とし
て提案されている従来のパイプラインファーストページ
モード（Ｐｉｐｅ Ｌｉｎｅ Ｆａｓｔ Ｐａｇｅ Ｍ
ｏｄｅ）のタイミング図を示し、図７はその動作回路信
号であり、図６はその動作フローと時間の関係を示した
ものである。図８は従来のパイプライン動作モードによ
る半導体記憶装置の回路構成図である。
て提案されている従来のパイプラインファーストページ
モード（Ｐｉｐｅ Ｌｉｎｅ Ｆａｓｔ Ｐａｇｅ Ｍ
ｏｄｅ）のタイミング図を示し、図７はその動作回路信
号であり、図６はその動作フローと時間の関係を示した
ものである。図８は従来のパイプライン動作モードによ
る半導体記憶装置の回路構成図である。
【０００３】図中、１はメモリセルアレー、２はプリチ
ャージ回路、３はセンスアンプ、４はＩ／Ｏコントロー
ルである。５は列デコーダで、カラムデコーダイネーブ
ル信号ＣＤＥの立ち上がりによって動作する。７はアド
レス信号ＡＤＤ、即ちアドレスＡ０ 〜Ａｎ ，及びバ
ーＡＬを入力し、列デコーダ５，行デコーダ６に出力す
るアドレスバッファであり、アドレスをラッチさせる信
号バーＡＬの立ち下がりによって動作する。入力データ
はデータ入出力ＤＱから書込みバッファ１２，ラッチ１
３をへて書込みドライバ９に入力される。８はプリアン
プで、プリアンプイネーブル信号ＰＡＥの立ち上がりに
よって動作する。１１は出力バッファで、出力バッファ
イネーブル信号ＯＥの立ち上がりによって動作する。読
み出しデータは出力ラッチ１０，出力バッファ１１をへ
てデータ入出力ＤＱに出力する。１４は１／２Ｖｃｃ発
生回路、１５はバーＲＡＳ（ローアドレスストローブ）
，バーＣＡＳ（カラムアドレスストローブ），バーＷＥ
（ライトイネーブル），バーＯＥ（出力バッファイネー
ブル）を入力するタイミング発生回路である。Ｄｏｕｔ
はデータアウトである。
ャージ回路、３はセンスアンプ、４はＩ／Ｏコントロー
ルである。５は列デコーダで、カラムデコーダイネーブ
ル信号ＣＤＥの立ち上がりによって動作する。７はアド
レス信号ＡＤＤ、即ちアドレスＡ０ 〜Ａｎ ，及びバ
ーＡＬを入力し、列デコーダ５，行デコーダ６に出力す
るアドレスバッファであり、アドレスをラッチさせる信
号バーＡＬの立ち下がりによって動作する。入力データ
はデータ入出力ＤＱから書込みバッファ１２，ラッチ１
３をへて書込みドライバ９に入力される。８はプリアン
プで、プリアンプイネーブル信号ＰＡＥの立ち上がりに
よって動作する。１１は出力バッファで、出力バッファ
イネーブル信号ＯＥの立ち上がりによって動作する。読
み出しデータは出力ラッチ１０，出力バッファ１１をへ
てデータ入出力ＤＱに出力する。１４は１／２Ｖｃｃ発
生回路、１５はバーＲＡＳ（ローアドレスストローブ）
，バーＣＡＳ（カラムアドレスストローブ），バーＷＥ
（ライトイネーブル），バーＯＥ（出力バッファイネー
ブル）を入力するタイミング発生回路である。Ｄｏｕｔ
はデータアウトである。
【０００４】次に、動作について説明する。まず、外部
バーＲＡＳが立ち下がり、外部入力アドレスＡ０ 〜Ａ
ｎ により入力されたアドレスＲｏｗ０が、信号バーＡ
Ｌによってアドレスバッファ７にラッチされる。次に、
外部バーＣＡＳが立ち下がり、アドレスＣｏ０（Ｃｏｌ
ｕｍｎ０ ）がアドレスバッファ７にラッチされ、行，
列デコーダ６，５にアドレスＲｏｗ０，Ｃｏ０が入力し
、メモリセルアレー内のアドレスが指定され、信号ＣＤ
Ｅの立ち上がりによってカラムデコーダ（列デコーダ５
）が動作し、Ｉ／Ｏコントロール４のゲートが開くこと
により、センスされたデータがプリアンプ８に伝えられ
る。またこのとき、信号ＰＡＥの立ち上がりによりプリ
アンプ８が動作し、選択されたメモリセルからのデータ
を増幅し、出力ラッチ１０に伝える。
バーＲＡＳが立ち下がり、外部入力アドレスＡ０ 〜Ａ
ｎ により入力されたアドレスＲｏｗ０が、信号バーＡ
Ｌによってアドレスバッファ７にラッチされる。次に、
外部バーＣＡＳが立ち下がり、アドレスＣｏ０（Ｃｏｌ
ｕｍｎ０ ）がアドレスバッファ７にラッチされ、行，
列デコーダ６，５にアドレスＲｏｗ０，Ｃｏ０が入力し
、メモリセルアレー内のアドレスが指定され、信号ＣＤ
Ｅの立ち上がりによってカラムデコーダ（列デコーダ５
）が動作し、Ｉ／Ｏコントロール４のゲートが開くこと
により、センスされたデータがプリアンプ８に伝えられ
る。またこのとき、信号ＰＡＥの立ち上がりによりプリ
アンプ８が動作し、選択されたメモリセルからのデータ
を増幅し、出力ラッチ１０に伝える。
【０００５】そして次の外部バーＣＡＳの立ち下がりと
同期して出力ラッチ１０が動作し、アドレスＣｏ０で読
み出されたデータが出力ラッチ１０に取り込まれ、同時
に次のアドレスＣｏ１（Ｃｏｌｕｍｎ１ ）がアドレス
バッファ７に信号バーＡＬで取り込まれる。そして、信
号ＯＥの立ち上がりにより出力バッファ１１が動作し、
出力ラッチ１０に取り込まれたアドレスＣｏ０で読み出
されたデータが増幅され、ＤＱに出力（Ｄｏｕｔ０）さ
れると同時に、アドレスＣｏ１のデータが次の信号ＣＤ
Ｅによりメモリセルより読み出される。
同期して出力ラッチ１０が動作し、アドレスＣｏ０で読
み出されたデータが出力ラッチ１０に取り込まれ、同時
に次のアドレスＣｏ１（Ｃｏｌｕｍｎ１ ）がアドレス
バッファ７に信号バーＡＬで取り込まれる。そして、信
号ＯＥの立ち上がりにより出力バッファ１１が動作し、
出力ラッチ１０に取り込まれたアドレスＣｏ０で読み出
されたデータが増幅され、ＤＱに出力（Ｄｏｕｔ０）さ
れると同時に、アドレスＣｏ１のデータが次の信号ＣＤ
Ｅによりメモリセルより読み出される。
【０００６】次に、アドレスＣｏ１で読み出されたデー
タが出力ラッチ１０にラッチされ、同時に次のアドレス
Ｃｏ２（Ｃｏｌｕｍｎ２ ）がアドレスバッファ７に信
号バーＡＬで取り込まれる。そして、出力ラッチ１０に
取り込まれたアドレスＣｏ１で読み出されたデータが出
力バッファ１１の動作により増幅され、出力（Ｄｏｕｔ
１）されると同時に、アドレスＣｏ２のデータが次の信
号ＣＤＥによりメモリセルより読み出される。以降、同
様の動作を順次繰り返す。
タが出力ラッチ１０にラッチされ、同時に次のアドレス
Ｃｏ２（Ｃｏｌｕｍｎ２ ）がアドレスバッファ７に信
号バーＡＬで取り込まれる。そして、出力ラッチ１０に
取り込まれたアドレスＣｏ１で読み出されたデータが出
力バッファ１１の動作により増幅され、出力（Ｄｏｕｔ
１）されると同時に、アドレスＣｏ２のデータが次の信
号ＣＤＥによりメモリセルより読み出される。以降、同
様の動作を順次繰り返す。
【０００７】以上のように、“Ｈ”または“Ｌ”にセン
スされ、増幅されたデータと、出力バッファ１１との間
に出力ラッチ１０を設けていることにより、アドレス入
力からＩ／Ｏ線へのデータ読み出しと、出力ラッチ１０
からのデータ出力とを同時に行い、高速化を図っている
。
スされ、増幅されたデータと、出力バッファ１１との間
に出力ラッチ１０を設けていることにより、アドレス入
力からＩ／Ｏ線へのデータ読み出しと、出力ラッチ１０
からのデータ出力とを同時に行い、高速化を図っている
。
【０００８】
【発明が解決しようとする課題】近年、コンピュータな
どの情報処理装置の高性能化に伴い、システム・サイク
ル・タイムの短縮化がますます必要となっている。これ
を実現するために、高速ＤＲＡＭなどを用いることが必
須になっている。
どの情報処理装置の高性能化に伴い、システム・サイク
ル・タイムの短縮化がますます必要となっている。これ
を実現するために、高速ＤＲＡＭなどを用いることが必
須になっている。
【０００９】従来の半導体記憶装置の動作モードにおけ
るＤＲＡＭの高速アクセス方法としてのパイプラインフ
ァーストページモード（Ｐｉｐｅ Ｌｉｎｅ Ｆａｓｔ
Ｐａｇｅ Ｍｏｄｅ）は以上のように構成されている
が、ＤＲＡＭの用途によっては更にサイクル・タイムを
短縮化する必要があり、上記の高速アクセス方法ではこ
の要求を充足できないという問題点があった。
るＤＲＡＭの高速アクセス方法としてのパイプラインフ
ァーストページモード（Ｐｉｐｅ Ｌｉｎｅ Ｆａｓｔ
Ｐａｇｅ Ｍｏｄｅ）は以上のように構成されている
が、ＤＲＡＭの用途によっては更にサイクル・タイムを
短縮化する必要があり、上記の高速アクセス方法ではこ
の要求を充足できないという問題点があった。
【００１０】この発明は上記のような問題点を解決する
ためになされたもので、サイクル・タイムをより短縮化
することのできる半導体記憶装置を得ることを目的とし
ている。
ためになされたもので、サイクル・タイムをより短縮化
することのできる半導体記憶装置を得ることを目的とし
ている。
【００１１】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、アドレスラッチ回路を、外部からのアドレス
信号をラッチする第１のアドレスラッチ手段と、第１の
アドレスラッチ出力をラッチする第２のアドレスラッチ
手段とから構成し、メモリセルからの一連のデータ読み
出し動作の間に、次の第１のアドレスラッチ手段のラッ
チ動作を開始するようにしたものである。
憶装置は、アドレスラッチ回路を、外部からのアドレス
信号をラッチする第１のアドレスラッチ手段と、第１の
アドレスラッチ出力をラッチする第２のアドレスラッチ
手段とから構成し、メモリセルからの一連のデータ読み
出し動作の間に、次の第１のアドレスラッチ手段のラッ
チ動作を開始するようにしたものである。
【００１２】
【作用】この発明においては、アドレスラッチ回路を、
外部からのアドレス信号をラッチする第１のアドレスラ
ッチ手段と、第１のアドレスラッチ出力をラッチする第
２のアドレスラッチ手段とから構成し、メモリセルから
の一連のデータ読み出し動作の間に、次の第１のアドレ
スラッチ手段のラッチ動作を開始するようにしたから、
第１番目のアドレスによる動作を行っている間に、第２
番目，第３番目のアドレスによる動作を順次始めるよう
にすることができ、サイクル・タイムの短縮化を容易に
することができる。
外部からのアドレス信号をラッチする第１のアドレスラ
ッチ手段と、第１のアドレスラッチ出力をラッチする第
２のアドレスラッチ手段とから構成し、メモリセルから
の一連のデータ読み出し動作の間に、次の第１のアドレ
スラッチ手段のラッチ動作を開始するようにしたから、
第１番目のアドレスによる動作を行っている間に、第２
番目，第３番目のアドレスによる動作を順次始めるよう
にすることができ、サイクル・タイムの短縮化を容易に
することができる。
【００１３】
【実施例】図１は本発明の一実施例による半導体記憶装
置の動作モードのタイミング図を示し、図２はその動作
フローと時間との関係を示す図であり、図３はその動作
回路信号を示す図である。図４はこの発明の一実施例に
よる半導体記憶装置の回路構成図である。図において図
５〜図８と同一符号は同一又は相当部分を示し、バーＡ
Ｌ１は第１のアドレス・ラッチをラッチさせる信号、バ
ーＡＬ２は第２のアドレス・ラッチをラッチさせる信号
である。１６はラッチで、アドレスバッファ７よりのア
ドレスを信号バーＡＬ２によりラッチする第２のアドレ
ス・ラッチである。
置の動作モードのタイミング図を示し、図２はその動作
フローと時間との関係を示す図であり、図３はその動作
回路信号を示す図である。図４はこの発明の一実施例に
よる半導体記憶装置の回路構成図である。図において図
５〜図８と同一符号は同一又は相当部分を示し、バーＡ
Ｌ１は第１のアドレス・ラッチをラッチさせる信号、バ
ーＡＬ２は第２のアドレス・ラッチをラッチさせる信号
である。１６はラッチで、アドレスバッファ７よりのア
ドレスを信号バーＡＬ２によりラッチする第２のアドレ
ス・ラッチである。
【００１４】次に、動作について説明する。まず、外部
バーＲＡＳが立ち下がり、信号外部バーＣＡＳ，信号バ
ーＡＬ１が立ち下がるとともに、外部入力アドレスＡ０
〜Ａｎ により入力されたアドレスＣｏ０（Ｃｏｌｕ
ｍｎ０ ）が信号バーＡＬ１によって第１のアドレス・
ラッチ（アドレスバッファ７）にラッチされる。
バーＲＡＳが立ち下がり、信号外部バーＣＡＳ，信号バ
ーＡＬ１が立ち下がるとともに、外部入力アドレスＡ０
〜Ａｎ により入力されたアドレスＣｏ０（Ｃｏｌｕ
ｍｎ０ ）が信号バーＡＬ１によって第１のアドレス・
ラッチ（アドレスバッファ７）にラッチされる。
【００１５】そして信号バーＡＬ２が立ち下がり、アド
レスＣｏ０が第２のアドレス・ラッチ１６にラッチされ
る。そして、信号ＣＤＥによってカラムデコーダ５が動
作され、Ｉ／Ｏコントロール４のゲートが開くことによ
り、センスされたデータが読み出されると同時に、次の
アドレスＣｏ１（Ｃｏｌｕｍｎ１ ）が、次の信号外部
バーＣＡＳと同期した次の信号バーＡＬ１の立ち下がり
により第１のアドレスラッチ（アドレスバッファ７）に
取り込まれる。そして次のバーＡＬ２の立ち下がりによ
りアドレスＣｏ１が第２のアドレス・ラッチ１６へラッ
チされる。
レスＣｏ０が第２のアドレス・ラッチ１６にラッチされ
る。そして、信号ＣＤＥによってカラムデコーダ５が動
作され、Ｉ／Ｏコントロール４のゲートが開くことによ
り、センスされたデータが読み出されると同時に、次の
アドレスＣｏ１（Ｃｏｌｕｍｎ１ ）が、次の信号外部
バーＣＡＳと同期した次の信号バーＡＬ１の立ち下がり
により第１のアドレスラッチ（アドレスバッファ７）に
取り込まれる。そして次のバーＡＬ２の立ち下がりによ
りアドレスＣｏ１が第２のアドレス・ラッチ１６へラッ
チされる。
【００１６】次にアドレスＣｏ０で読み出されたデータ
が出力ラッチ１０に取り込まれると同時に、Ｉ／Ｏ線に
センスされたアドレスＣｏ１のデータが読み出され、ま
た同時に、次の外部バーＣＡＳ信号と同期した信号バー
ＡＬ１の立ち下がりにより、次のアドレスＣｏ２（Ｃｏ
ｌｕｍｎ２ ）が第１のアドレス・ラッチ（アドレスバ
ッファ７）に取り込まれる。そして、出力ラッチ１０に
取り込まれたアドレスＣｏ０で読み出されたデータは出
力バッファ１１の動作によりＤＱに出力（Ｄｏｕｔ０）
される。また信号バーＡＬ２の立ち下がりによりアドレ
スＣｏ２が第２のアドレス・ラッチ１６にラッチされる
。
が出力ラッチ１０に取り込まれると同時に、Ｉ／Ｏ線に
センスされたアドレスＣｏ１のデータが読み出され、ま
た同時に、次の外部バーＣＡＳ信号と同期した信号バー
ＡＬ１の立ち下がりにより、次のアドレスＣｏ２（Ｃｏ
ｌｕｍｎ２ ）が第１のアドレス・ラッチ（アドレスバ
ッファ７）に取り込まれる。そして、出力ラッチ１０に
取り込まれたアドレスＣｏ０で読み出されたデータは出
力バッファ１１の動作によりＤＱに出力（Ｄｏｕｔ０）
される。また信号バーＡＬ２の立ち下がりによりアドレ
スＣｏ２が第２のアドレス・ラッチ１６にラッチされる
。
【００１７】そして、アドレスＣｏ１で読み出されたデ
ータが出力ラッチ１０に取り込まれると同時に、アドレ
スＣｏ２のデータが読み出され、また同時に信号バーＡ
Ｌ１の立ち下がりにより次のアドレスＣｏ３（Ｃｏｌｕ
ｍｎ３ ）が第１のアドレス・ラッチ（アドレスバッフ
ァ７）に取り込まれる。以降、同様の動作を順次繰り返
す。
ータが出力ラッチ１０に取り込まれると同時に、アドレ
スＣｏ２のデータが読み出され、また同時に信号バーＡ
Ｌ１の立ち下がりにより次のアドレスＣｏ３（Ｃｏｌｕ
ｍｎ３ ）が第１のアドレス・ラッチ（アドレスバッフ
ァ７）に取り込まれる。以降、同様の動作を順次繰り返
す。
【００１８】このように本実施例では、アドレスラッチ
回路を、外部からのアドレス信号をラッチする第１のア
ドレスラッチ手段と、第１のアドレスラッチ出力をラッ
チする第２のアドレスラッチ手段とから構成し、メモリ
セルからの一連のデータ読み出し動作の間に、次の第１
のアドレスラッチ手段のラッチ動作を開始するようにし
たので、つまり、アドレスラッチを２段にするようにし
、バーＣＡＳの立ち下がり３つ目にして最初の出力を出
すようにしたので、第１番目のデータ出力と，第２番目
のメモリセルアレーでの所定の動作と，第３番目のアド
レス入力を取り込むのと同時に行うことができ、サイク
ル・タイムを短縮化することができる。
回路を、外部からのアドレス信号をラッチする第１のア
ドレスラッチ手段と、第１のアドレスラッチ出力をラッ
チする第２のアドレスラッチ手段とから構成し、メモリ
セルからの一連のデータ読み出し動作の間に、次の第１
のアドレスラッチ手段のラッチ動作を開始するようにし
たので、つまり、アドレスラッチを２段にするようにし
、バーＣＡＳの立ち下がり３つ目にして最初の出力を出
すようにしたので、第１番目のデータ出力と，第２番目
のメモリセルアレーでの所定の動作と，第３番目のアド
レス入力を取り込むのと同時に行うことができ、サイク
ル・タイムを短縮化することができる。
【００１９】
【発明の効果】以上のように本発明に係る半導体記憶装
置によれば、アドレスラッチ回路を、外部からのアドレ
ス信号をラッチする第１のアドレスラッチ手段と、第１
のアドレスラッチ出力をラッチする第２のアドレスラッ
チ手段とから構成し、メモリセルからの一連のデータ読
み出し動作の間に、次の第１のアドレスラッチ手段のラ
ッチ動作を開始するようにしたので、即ち第１番目のア
ドレスによる動作を行っている間に、第２番目，第３番
目のアドレスによる動作を順次始めるようにしたので、
サイクル・タイムの短縮化ができるという効果がある。
置によれば、アドレスラッチ回路を、外部からのアドレ
ス信号をラッチする第１のアドレスラッチ手段と、第１
のアドレスラッチ出力をラッチする第２のアドレスラッ
チ手段とから構成し、メモリセルからの一連のデータ読
み出し動作の間に、次の第１のアドレスラッチ手段のラ
ッチ動作を開始するようにしたので、即ち第１番目のア
ドレスによる動作を行っている間に、第２番目，第３番
目のアドレスによる動作を順次始めるようにしたので、
サイクル・タイムの短縮化ができるという効果がある。
【図１】本発明の一実施例による半導体記憶装置の動作
モードのタイミング図。
モードのタイミング図。
【図２】本発明の一実施例による半導体記憶装置の動作
フローと時間の関係を示す図。
フローと時間の関係を示す図。
【図３】本発明の一実施例による半導体記憶装置の動作
モードの回路信号波形図。
モードの回路信号波形図。
【図４】本発明の一実施例による半導体記憶装置の回路
構成図。
構成図。
【図５】従来の半導体記憶装置の動作モードのタイミン
グ図。
グ図。
【図６】従来の半導体記憶装置の動作フローと時間の関
係を示す図。
係を示す図。
【図７】従来の半導体記憶装置の動作モードの回路信号
波形図。
波形図。
【図８】従来の半導体記憶装置の回路構成図。
１ メモリセルアレー
５ 列デコーダ
７ アドレスバッファ
１０ 出力ラッチ
１１ 出力バッファ
１６ ラッチ
Claims (1)
- 【請求項１】 複数のメモリセルと、該メモリセルに
対するアドレス信号をラッチするラッチ回路とを有し、
該ラッチ出力を受け、該アドレスと対応した所定のメモ
リセルのデータを読み出すための一連の動作を行う半導
体記憶装置において、上記アドレスラッチ回路を、外部
からのアドレス信号をラッチする第１のアドレスラッチ
手段と、第１のアドレスラッチ手段の出力をラッチする
第２のアドレスラッチ手段とから構成し、上記第１のア
ドレスラッチ手段の次のアドレス信号に対応したラッチ
動作を、上記一連の読み出し動作を行っている間に開始
するようにしたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083397A JPH04295693A (ja) | 1991-03-20 | 1991-03-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083397A JPH04295693A (ja) | 1991-03-20 | 1991-03-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04295693A true JPH04295693A (ja) | 1992-10-20 |
Family
ID=13801299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3083397A Pending JPH04295693A (ja) | 1991-03-20 | 1991-03-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04295693A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07182854A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 半導体記憶回路の制御方法 |
-
1991
- 1991-03-20 JP JP3083397A patent/JPH04295693A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07182854A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 半導体記憶回路の制御方法 |
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