JPS6150285A - シリアルメモリ装置 - Google Patents
シリアルメモリ装置Info
- Publication number
- JPS6150285A JPS6150285A JP59172707A JP17270784A JPS6150285A JP S6150285 A JPS6150285 A JP S6150285A JP 59172707 A JP59172707 A JP 59172707A JP 17270784 A JP17270784 A JP 17270784A JP S6150285 A JPS6150285 A JP S6150285A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- information
- bit
- capacitors
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリセルアレイを使用したシリアルメモリ装
置に関する。
置に関する。
近年メインメモリに使用されるＩＣメモリは高速化され
、高密度化によりビット当たりのｉｉ’ｐ価はかなり低
下している。特にグイナミノクメモリにおいてその傾向
が顕著である。
、高密度化によりビット当たりのｉｉ’ｐ価はかなり低
下している。特にグイナミノクメモリにおいてその傾向
が顕著である。
一方、メインメモリとの速度のギヤングを埋めるため、
ビット当たりの単価の特に安いことが要求される磁気デ
ィスク等のシリアルメモリの高速化も要求されている。
ビット当たりの単価の特に安いことが要求される磁気デ
ィスク等のシリアルメモリの高速化も要求されている。
従って今後ソリアルインクフェイスをもつ半専体による
周辺メモリ装置の用途が拡大されると考えられる。
周辺メモリ装置の用途が拡大されると考えられる。
ｊ′たダ・１ナミソクメモリの開発はそのメモリセル；
何度においてｊ役先端にあるので、これのメモリセルア
レ・Ｃを使用したソリアルメモリ装置が考えられる。
何度においてｊ役先端にあるので、これのメモリセルア
レ・Ｃを使用したソリアルメモリ装置が考えられる。
従来のシリアルメモリは磁気ディスクや、磁気テープの
ように機械的にアクセスするものは速度が遅い。
ように機械的にアクセスするものは速度が遅い。
そこでシリコンディスクと呼ばれるダイナミ・ツクメモ
リを多数並べてシリアルメモリとして構成する１−１の
かあのが、１．ＩＩ ｉｌｎが難しく殿能上も無駄が多
い。
リを多数並べてシリアルメモリとして構成する１−１の
かあのが、１．ＩＩ ｉｌｎが難しく殿能上も無駄が多
い。
上記問題点の解決は、メモリセルアレイと、該メモリセ
ルアレイのワード線を選択するシフトレジスタと、該メ
モリセルアレイの各ビット線に接続されたセンスアンプ
と、該センスアンプの出力に１妾続されデータをメモリ
装置の外に出力するバッファ回路と、該シフトレジスタ
と該センスアンプと該バッファ回路を１１・＋ｊ御する
制ｒｏ１１回路とよりなり、シ亥センスアンプのデータ
がヒ゛ソトυｊ）間をシフトできるようにした本発明に
よるシリアルメモリ装置により達成される。
ルアレイのワード線を選択するシフトレジスタと、該メ
モリセルアレイの各ビット線に接続されたセンスアンプ
と、該センスアンプの出力に１妾続されデータをメモリ
装置の外に出力するバッファ回路と、該シフトレジスタ
と該センスアンプと該バッファ回路を１１・＋ｊ御する
制ｒｏ１１回路とよりなり、シ亥センスアンプのデータ
がヒ゛ソトυｊ）間をシフトできるようにした本発明に
よるシリアルメモリ装置により達成される。
本発明によれば、安価で集積度の一番高いグイナミノク
メモリのセルアレイをそのまま（吏用し、ロウ方向はシ
フトレジスタにより、カラム方向はシフト回能を有する
センスアンプによりシリアルアクセスを可能としたもの
で、グイナミノクメモ１ りに較べ周辺回路
は少なく、また端子数は極めて少な（てすみ、チップサ
イズも小さくできる。
メモリのセルアレイをそのまま（吏用し、ロウ方向はシ
フトレジスタにより、カラム方向はシフト回能を有する
センスアンプによりシリアルアクセスを可能としたもの
で、グイナミノクメモ１ りに較べ周辺回路
は少なく、また端子数は極めて少な（てすみ、チップサ
イズも小さくできる。
２１３１図は本発明によるシリアルメモリの構成を示ず
ブリック図である。
ブリック図である。
図において、１１はグイナミソクメモリ゛と全く同じ（
１”・１成のメモリセルアレイである。ロウ方向はｎワ
ード、カラム方向はｍピントとする。
１”・１成のメモリセルアレイである。ロウ方向はｎワ
ード、カラム方向はｍピントとする。
１２はｎピントのシフトレジスタである。これは初］す
１リセツトにより一番下位のレジスタのみ“ｌ”で、他
のレジスタは“０”となる。またクロック（ＣＬＫ）が
１回くるごとに１ビツト宛データがシフトされ、“１”
出力のレジスタが、メモリセルアレイの１本のうちの１
本のワード線のみを選択する。最終段のレジスタの出力
は、初段のレジスタ入力に戻る。このシフトレジスタは
既知のものでよく、グイナミソク型、スクティソク型何
れでもよい。
１リセツトにより一番下位のレジスタのみ“ｌ”で、他
のレジスタは“０”となる。またクロック（ＣＬＫ）が
１回くるごとに１ビツト宛データがシフトされ、“１”
出力のレジスタが、メモリセルアレイの１本のうちの１
本のワード線のみを選択する。最終段のレジスタの出力
は、初段のレジスタ入力に戻る。このシフトレジスタは
既知のものでよく、グイナミソク型、スクティソク型何
れでもよい。
１３はセンスアンプであるが、−ａのダイナミック型セ
ンスアンプにシフト機能を追加し、１回のＣＬＫごとに
、その出力はとなりのセンスアンプへとシフ１される。
ンスアンプにシフト機能を追加し、１回のＣＬＫごとに
、その出力はとなりのセンスアンプへとシフ１される。
第２図は本発明によるシフト機能を有するセンスアンプ
の回路図である。
の回路図である。
このセンスアンプにおいては、最終段のセンスアンプの
出力はラッチ付出力バッファ１４を通り、出力端子り。
出力はラッチ付出力バッファ１４を通り、出力端子り。
＋＋Ｌよりメモリ装置の外に出力される。
また最終段のセンスアンプの出力は、初段のセンスアン
プの出力に戻る。
プの出力に戻る。
なお、Ｔｒｚ＋とＣＺ＋はメモリセルを構成するトラン
スファーゲートトランジスタと情報蓄積キャパシタであ
る。ＴｒｚｚとＣ２□は他のメモリセルを構成するトラ
ンジスタとキャパシタである。
スファーゲートトランジスタと情報蓄積キャパシタであ
る。ＴｒｚｚとＣ２□は他のメモリセルを構成するトラ
ンジスタとキャパシタである。
１５は制御回路で、シフトレジスタ１２やセンスアンプ
１３やバッファ１４に、データ、クロック信号、リセッ
ト信号を送る。この回路の０：１；子のテ不はデツプセ
レクト、ＷＥはライトイネイブル、Ｄ、ｌ、はデータ人
力、ＣＬＫはクロック、ｌ？ｓＴはリセットである。
１３やバッファ１４に、データ、クロック信号、リセッ
ト信号を送る。この回路の０：１；子のテ不はデツプセ
レクト、ＷＥはライトイネイブル、Ｄ、ｌ、はデータ人
力、ＣＬＫはクロック、ｌ？ｓＴはリセットである。
つぎに詳細な動作について、タイミング図を用いて説明
する。
する。
第３図は本発明によるシリアルメモリ装置の動作を説明
するタイミング図である。
するタイミング図である。
まず外部人力ＣＬＫによりすべての動作が始まる。
（：ＬＫの立ち下がりによりピント線とセンスアンプを
プリチャージしているセンスアンプのリセット信号Ｒが
“Ｌ″になる。
プリチャージしているセンスアンプのリセット信号Ｒが
“Ｌ″になる。
Ｒが“Ｈ”の間にビット線およびシフト線Ｌβ０、し＋
！１に接続されたキャパシタＣＺ３、Ｃ１は電源電圧Ｖ
ＣＣにプリチャージされている。
！１に接続されたキャパシタＣＺ３、Ｃ１は電源電圧Ｖ
ＣＣにプリチャージされている。
ワード線（Ｗ Ｌ ）方向のシフトレジスタ１２の出力
は、ＷＬＩ木だけを選択し、選択されたＷ Ｌが“Ｉ（
°゛になる。このＷＬは既知のようにブートスドラ、ノ
ブ回路等を用いてＶＣＣより高いレベルになって」−ン
リ、ＷＬが“Ｈ”となることによりメモリセルのトラン
スファーゲートトランジスタＴｒｚ＋とＴｒｚ□がＯＮ
となり、情報蓄積用キャパシタＣ２いＣ２□の悄＋１３
ばビット＆’１ｂｉｔＯとｂｉｔ２へ出力される。
は、ＷＬＩ木だけを選択し、選択されたＷ Ｌが“Ｉ（
°゛になる。このＷＬは既知のようにブートスドラ、ノ
ブ回路等を用いてＶＣＣより高いレベルになって」−ン
リ、ＷＬが“Ｈ”となることによりメモリセルのトラン
スファーゲートトランジスタＴｒｚ＋とＴｒｚ□がＯＮ
となり、情報蓄積用キャパシタＣ２いＣ２□の悄＋１３
ばビット＆’１ｂｉｔＯとｂｉｔ２へ出力される。
その後センスアンプ゛（言号Ｃ力く１ト■”となり、セ
ンスアンプがＯＮシ、ビット線の情報が確定される。
ンスアンプがＯＮシ、ビット線の情報が確定される。
これと同時にシフト信号へが“ト１”で、Ｔｒｚｆｆと
↑ｒ、４がＯＮ −（＋、りるためビット線の１＋Ｔ報
はキャパシタＣ２３、Ｃ２１，へ蓄積される。
↑ｒ、４がＯＮ −（＋、りるためビット線の１＋Ｔ報
はキャパシタＣ２３、Ｃ２１，へ蓄積される。
つぎにシフト信号Ａおよびセンスアンプ信号Ｃが“Ｌ”
となり、Ｒは“Ｈ”″となる。このことによりＣ２３、
Ｃ２４の情報は保ったまま、ビット線および情報部、積
用キャパシタＣＺＩ、Ｃ２□はプリチャージされる。
となり、Ｒは“Ｈ”″となる。このことによりＣ２３、
Ｃ２４の情報は保ったまま、ビット線および情報部、積
用キャパシタＣＺＩ、Ｃ２□はプリチャージされる。
つぎにＲが“Ｌ”になった後、ソフト信号Ｂが“′ト（
″となりキャパシタＣ２３、Ｃ１０の情ｔａをとなりの
ビット線ｂｉｔｌとｂｉｔ２へ出）ｊする。
″となりキャパシタＣ２３、Ｃ１０の情ｔａをとなりの
ビット線ｂｉｔｌとｂｉｔ２へ出）ｊする。
つぎにセンスアンプ信号ＣがＨ”となり、この１ｎ報は
センスアンプにより増幅されると同時に情報蓄積用キャ
パシタＣ２１、Ｃ２□に情報を岱き込む。
センスアンプにより増幅されると同時に情報蓄積用キャ
パシタＣ２１、Ｃ２□に情報を岱き込む。
以上のようにして同一ワード線上の情ｉ［よとなりのビ
ット線へとシフトされる。
ット線へとシフトされる。
最終段のセンスアンプにより確定された、ビット線上の
情報は出カバソファ１４う出力され、ランチされる。ま
た最終段のセンスアンプの出力は、ｌ ＷＥ
か“Ｈ”であるなら初段のセンスアンプの入力となり、
逆にＷＥが“Ｌ”であるなら初段のセンスアンプの入力
はＤ＋、、により制御される。
情報は出カバソファ１４う出力され、ランチされる。ま
た最終段のセンスアンプの出力は、ｌ ＷＥ
か“Ｈ”であるなら初段のセンスアンプの入力となり、
逆にＷＥが“Ｌ”であるなら初段のセンスアンプの入力
はＤ＋、、により制御される。
ワーＩ°綿方向のシフトレジスタ１２へのシフト信号は
ＣＩＫの立ち上がり等によって化成するごとができる。
ＣＩＫの立ち上がり等によって化成するごとができる。
以上によりｎ回ＣＬＫが入ると最終段のセンスアンプに
接続されたビット線上の情報はすべてＤ ｏ ｕ Ｌへ
出力され、また初段のセンスアンプに接ｋｊｔされたビ
ット線上の情報へとソフトされる。このことをｍ回繰り
返すとすべての１ｎ報はＤ ｏｕｔへ出力され、その情
報は元のど、トの位置に戻る。
接続されたビット線上の情報はすべてＤ ｏ ｕ Ｌへ
出力され、また初段のセンスアンプに接ｋｊｔされたビ
ット線上の情報へとソフトされる。このことをｍ回繰り
返すとすべての１ｎ報はＤ ｏｕｔへ出力され、その情
報は元のど、トの位置に戻る。
以」二詳♀■に説明したように本発明によれば、グイナ
ミノクメモリのメモリセルアレイを使用してシリアルメ
モリ装置が構成でき、その端子数は非常に少なくなり高
密度実装が可能となる。またグイナミソクメモリに較べ
周辺回路は少なくなり、捉ってチップサイズは小さくで
きる。
ミノクメモリのメモリセルアレイを使用してシリアルメ
モリ装置が構成でき、その端子数は非常に少なくなり高
密度実装が可能となる。またグイナミソクメモリに較べ
周辺回路は少なくなり、捉ってチップサイズは小さくで
きる。
第１図は本発明によるシリアルメモリの構成を示すブロ
ック図、 第２図は本発明によるシフト機能を有するセンスアンプ
の回路図、 第３図は本発明によるシリアルメモリ装置の動作を説明
するタイミング図である。 図において、 １１はメモリセルアレイ、 １２はシフトレジスタ、 １３はシフト機能を有するセンスアンプ、１４はランチ
付出力ハッファ、 １５は制御回路、 Ｄ ｏｔ＋Ｌは出力端子、 ＣＳはチップセレクト端子、 〜ＶＥはライトイネイブル端子、 Ｄ、。はデーク入力端子、 ＣＬＫはクロック端子、 Ｒ５Ｔはリセット端子、 Ｔｒｚ＋とｒｒ２□はメモリセルのトランスファーゲー
トトランジスタ Ｃ２いＣ２□はメモリセルの情幸し蓄積用キャバシ外 ｚ！Ｑ、ｔ［ｌ はシフト線、 Ｃ２３、Ｃ２４はソフト用キャパシタ、Ｗｌ、ばワード
線、 ｂｉｔｏ、ｂｉｔｌ、 ｂｉｔ２． ｂｉｊ３はビット
綿、Ａ、１３はシフト信号、 Ｃばセンスアンプ信号、 Ｒはセンスアンプのりセノ（・信号 を示す。 竿、’ ＋’Ｊ ・全 １１ 第３図
ック図、 第２図は本発明によるシフト機能を有するセンスアンプ
の回路図、 第３図は本発明によるシリアルメモリ装置の動作を説明
するタイミング図である。 図において、 １１はメモリセルアレイ、 １２はシフトレジスタ、 １３はシフト機能を有するセンスアンプ、１４はランチ
付出力ハッファ、 １５は制御回路、 Ｄ ｏｔ＋Ｌは出力端子、 ＣＳはチップセレクト端子、 〜ＶＥはライトイネイブル端子、 Ｄ、。はデーク入力端子、 ＣＬＫはクロック端子、 Ｒ５Ｔはリセット端子、 Ｔｒｚ＋とｒｒ２□はメモリセルのトランスファーゲー
トトランジスタ Ｃ２いＣ２□はメモリセルの情幸し蓄積用キャバシ外 ｚ！Ｑ、ｔ［ｌ はシフト線、 Ｃ２３、Ｃ２４はソフト用キャパシタ、Ｗｌ、ばワード
線、 ｂｉｔｏ、ｂｉｔｌ、 ｂｉｔ２． ｂｉｊ３はビット
綿、Ａ、１３はシフト信号、 Ｃばセンスアンプ信号、 Ｒはセンスアンプのりセノ（・信号 を示す。 竿、’ ＋’Ｊ ・全 １１ 第３図
Claims (1)
- メモリセルアレイと、該メモリセルアレイのワード線
を選択するシフトレジスタと、該メモリセルアレイの各
ビット線に接続されたセンスアンプと、該センスアンプ
の出力に接続されデータをメモリ装置の外に出力するバ
ッファ回路と、該シフトレジスタと該センスアンプと該
バッファ回路を制御する制御回路とよりなり、該センス
アンプのデータがビット線間をシフトできるようにした
ことを特徴とするシリアルメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59172707A JPS6150285A (ja) | 1984-08-20 | 1984-08-20 | シリアルメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59172707A JPS6150285A (ja) | 1984-08-20 | 1984-08-20 | シリアルメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6150285A true JPS6150285A (ja) | 1986-03-12 |
Family
ID=15946846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59172707A Pending JPS6150285A (ja) | 1984-08-20 | 1984-08-20 | シリアルメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6150285A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0298889A (ja) * | 1988-08-29 | 1990-04-11 | Philips Gloeilampenfab:Nv | 並列及び直列入出力端を有する集積記憶回路 |
| EP0851424A3 (en) * | 1996-12-27 | 1999-01-07 | Sharp Kabushiki Kaisha | Serial access system semiconductor storage device capable of reducing access time and consumption current |
| US6955411B2 (en) | 1998-11-26 | 2005-10-18 | Seiko Epson Corporation | Ink cartridge and printer using the same |
| US7195346B1 (en) | 1998-11-02 | 2007-03-27 | Seiko Epson Corporation | Ink cartridge and printer using the same |
-
1984
- 1984-08-20 JP JP59172707A patent/JPS6150285A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0298889A (ja) * | 1988-08-29 | 1990-04-11 | Philips Gloeilampenfab:Nv | 並列及び直列入出力端を有する集積記憶回路 |
| EP0851424A3 (en) * | 1996-12-27 | 1999-01-07 | Sharp Kabushiki Kaisha | Serial access system semiconductor storage device capable of reducing access time and consumption current |
| US7195346B1 (en) | 1998-11-02 | 2007-03-27 | Seiko Epson Corporation | Ink cartridge and printer using the same |
| US6955411B2 (en) | 1998-11-26 | 2005-10-18 | Seiko Epson Corporation | Ink cartridge and printer using the same |
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