JPH04295695A - バス制御システム - Google Patents
バス制御システムInfo
- Publication number
- JPH04295695A JPH04295695A JP3083227A JP8322791A JPH04295695A JP H04295695 A JPH04295695 A JP H04295695A JP 3083227 A JP3083227 A JP 3083227A JP 8322791 A JP8322791 A JP 8322791A JP H04295695 A JPH04295695 A JP H04295695A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- cpu
- signal
- ready signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
- Memory System (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明はバス制御システムに関し、特にＣ
ＰＵと周辺回路との間のバスの制御を行うシステムに関
する。
ＰＵと周辺回路との間のバスの制御を行うシステムに関
する。
【０００２】
【従来技術】従来のバス制御システムでは、ＣＰＵがバ
スの使用権を獲得した後にレディ信号がインアクティブ
にされるとＣＰＵはウェイト状態となり、アクセスの対
象となっている周辺回路がデータを準備してレディ信号
をアクティブにするまで、ＣＰＵはただウェイト状態に
とどまっているだけであった。
スの使用権を獲得した後にレディ信号がインアクティブ
にされるとＣＰＵはウェイト状態となり、アクセスの対
象となっている周辺回路がデータを準備してレディ信号
をアクティブにするまで、ＣＰＵはただウェイト状態に
とどまっているだけであった。
【０００３】上述した従来のバス制御システムでは、Ｃ
ＰＵはバスの使用権を獲得したままレディ信号がアクテ
ィブになるのを待っているため、アクセスの対象となっ
ている入出力機器デバイス等に何らかの障害が発生して
データの準備できずにレディ信号がインアクティブのま
まの状態となった場合に、ＣＰＵがバスを永久に独占し
続ける。いわゆるバスロックの状態が発生してしまう。 ここで、バスにメモリが接続されそのメモリがＤＲＡＭ
で構成されている場合、メモリに対してリフレッシュサ
イクルを実行するリフレッシュ回路が必要となってくる
。
ＰＵはバスの使用権を獲得したままレディ信号がアクテ
ィブになるのを待っているため、アクセスの対象となっ
ている入出力機器デバイス等に何らかの障害が発生して
データの準備できずにレディ信号がインアクティブのま
まの状態となった場合に、ＣＰＵがバスを永久に独占し
続ける。いわゆるバスロックの状態が発生してしまう。 ここで、バスにメモリが接続されそのメモリがＤＲＡＭ
で構成されている場合、メモリに対してリフレッシュサ
イクルを実行するリフレッシュ回路が必要となってくる
。
【０００４】しかし、上述したバスロックの状態が発生
すると、リフレッシュ回路はバスの使用権を獲得できず
にメモリに対するリフレッシュサイクルが実行されない
ままになるため、メモリの内容が壊れてしまう。したが
って、障害の調査のために、ＣＰＵのハードウェアリセ
ットによってバスロック状態を解除した後にメモリのダ
ンプを実行しても、既にメモリの内容が破壊されており
、障害の解析が困難であるという欠点があった。
すると、リフレッシュ回路はバスの使用権を獲得できず
にメモリに対するリフレッシュサイクルが実行されない
ままになるため、メモリの内容が壊れてしまう。したが
って、障害の調査のために、ＣＰＵのハードウェアリセ
ットによってバスロック状態を解除した後にメモリのダ
ンプを実行しても、既にメモリの内容が破壊されており
、障害の解析が困難であるという欠点があった。
【０００５】
【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的は周辺回路に障害
が発生してレディ信号がアクティブにならない状態とな
っても、リフレッシュの停止によってメモリの内容が破
壊されることのないバス制御システムを提供することで
ある。
ためになされたものであり、その目的は周辺回路に障害
が発生してレディ信号がアクティブにならない状態とな
っても、リフレッシュの停止によってメモリの内容が破
壊されることのないバス制御システムを提供することで
ある。
【０００６】
【発明の構成】本発明によるバス制御システムは、メモ
リ及びこのメモリのリフレッシュを行うリフレッシュ回
路が接続されたバスと、このバスの使用権獲得後、下位
装置からのレディ信号の入力に応答して該下位装置とデ
ータ授受を行うＣＰＵと、前記レディ信号が所定時間送
出されないとき、該レディ信号と同等の信号を前記ＣＰ
Ｕに入力せしめるレディ制御回路とを有することを特徴
とする。
リ及びこのメモリのリフレッシュを行うリフレッシュ回
路が接続されたバスと、このバスの使用権獲得後、下位
装置からのレディ信号の入力に応答して該下位装置とデ
ータ授受を行うＣＰＵと、前記レディ信号が所定時間送
出されないとき、該レディ信号と同等の信号を前記ＣＰ
Ｕに入力せしめるレディ制御回路とを有することを特徴
とする。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１（ａ）は本発明によるバス制御システ
ムの一実施例の構成を示すブロック図である。図におい
て、バス１００ にはＣＰＵ２０，リフレッシュ回路４
０，メモリ５０，入出力ポート６０が接続されている。
ムの一実施例の構成を示すブロック図である。図におい
て、バス１００ にはＣＰＵ２０，リフレッシュ回路４
０，メモリ５０，入出力ポート６０が接続されている。
【０００９】バスアービタ３０はバス１００ に接続さ
れているどの要素（図１（ａ）においてはＣＰＵ２０と
リフレッシュ回路４０）にバスの使用権を与えるかを決
める回路である。
れているどの要素（図１（ａ）においてはＣＰＵ２０と
リフレッシュ回路４０）にバスの使用権を与えるかを決
める回路である。
【００１０】ＣＰＵ２０はバス１００ を使用するに当
ってリクエスト信号１０１ をバスアービタ３０に出力
し、バスアービタ３０からのアクノリッジ信号１０２
が入力されるのを待ってバス１００ の使用を開始する
。また、同様にリフレッシュ回路４０がバス１００ を
使用する場合も、リクエスト信号１０３ をバスアービ
タ３０に出力し、バスアービタ３０からのアクノリッジ
信号１０４ によってバスの使用を開始する。
ってリクエスト信号１０１ をバスアービタ３０に出力
し、バスアービタ３０からのアクノリッジ信号１０２
が入力されるのを待ってバス１００ の使用を開始する
。また、同様にリフレッシュ回路４０がバス１００ を
使用する場合も、リクエスト信号１０３ をバスアービ
タ３０に出力し、バスアービタ３０からのアクノリッジ
信号１０４ によってバスの使用を開始する。
【００１１】メモリ５０はＤＲＡＭで構成されており、
リフレッシュサイクルはリフレッシュ回路４０によって
実行される。
リフレッシュサイクルはリフレッシュ回路４０によって
実行される。
【００１２】入出力ポート６０には入出力機器７０が接
続されており、ＣＰＵ２０と入出力機器７０とのデータ
の入出力を行う。また、入出力機器７０はＣＰＵ２０よ
り遅く動作するので、入出力機器７０はＣＰＵ２０との
タイミングを取るために入出力ポート６０を介してレデ
ィ信号１０５ を出力する。このレディ信号１０５ は
レディ制御回路１０を経由してレディ信号１０６ とし
てＣＰＵ２０に入力される。
続されており、ＣＰＵ２０と入出力機器７０とのデータ
の入出力を行う。また、入出力機器７０はＣＰＵ２０よ
り遅く動作するので、入出力機器７０はＣＰＵ２０との
タイミングを取るために入出力ポート６０を介してレデ
ィ信号１０５ を出力する。このレディ信号１０５ は
レディ制御回路１０を経由してレディ信号１０６ とし
てＣＰＵ２０に入力される。
【００１３】図１（ｂ）はレディ制御回路１０の内部構
成を示すブロック図である。タイマ回路１１はレディ信
号１０５ がインアクティブの期間をカウントし、予め
定められた期間までカウントするとタイムアウト信号１
０７ を出力する。ここでいう予め定められた期間とは
、ＣＰＵ２０の最大許容バス専有時間であり、本実施例
においてはリフレッシュ回路４０によるメモリ５０のリ
フレッシュサイクルの実行を防げないようなバス１００
の専有時間である。タイマ回路１１からのタイムアウ
ト信号１０７ の出力によりフリップフロップ回路１２
がセットされてフラグ信号１０８ が出力される。
成を示すブロック図である。タイマ回路１１はレディ信
号１０５ がインアクティブの期間をカウントし、予め
定められた期間までカウントするとタイムアウト信号１
０７ を出力する。ここでいう予め定められた期間とは
、ＣＰＵ２０の最大許容バス専有時間であり、本実施例
においてはリフレッシュ回路４０によるメモリ５０のリ
フレッシュサイクルの実行を防げないようなバス１００
の専有時間である。タイマ回路１１からのタイムアウ
ト信号１０７ の出力によりフリップフロップ回路１２
がセットされてフラグ信号１０８ が出力される。
【００１４】そして、フラグ信号１０８ が出力される
とレディ信号１０５ はレディ信号補正回路１４によっ
て強制的にアクティブとなったレディ信号１０６ とし
てＣＰＵ２０へ出力される。つまり、フリップフロップ
回路１２の出力であるフラグ信号１０８ はレディ信号
と同等の信号であり、これがオア回路１３を介してレデ
ィ信号１０６ としてＣＰＵ２０へ入力されるのである
。なお、本実施例においては、レディ信号補正回路１４
はオア回路１３のみで構成しているが、ＣＰＵ２０のレ
ディ信号サンプルタイミングと同期がとれていない場合
等は同期回路が必要となる。
とレディ信号１０５ はレディ信号補正回路１４によっ
て強制的にアクティブとなったレディ信号１０６ とし
てＣＰＵ２０へ出力される。つまり、フリップフロップ
回路１２の出力であるフラグ信号１０８ はレディ信号
と同等の信号であり、これがオア回路１３を介してレデ
ィ信号１０６ としてＣＰＵ２０へ入力されるのである
。なお、本実施例においては、レディ信号補正回路１４
はオア回路１３のみで構成しているが、ＣＰＵ２０のレ
ディ信号サンプルタイミングと同期がとれていない場合
等は同期回路が必要となる。
【００１５】次に、図１における動作をタイムチャート
を用いて説明する。図２はＣＰＵ２０のアクセスが正常
である場合のタイムチャートである。
を用いて説明する。図２はＣＰＵ２０のアクセスが正常
である場合のタイムチャートである。
【００１６】ＣＰＵ２０は入出力機器７０をアクセスす
る場合、リクエスト信号１０１ をアクティブ（Ｈ）に
してバスアービタ３０からのアクノリッジ信号１０２
がアクティブ（Ｈ）になると、バス１００ にアドレス
（図２では省略）とリード／ライト信号（図２では省略
）を出力する。
る場合、リクエスト信号１０１ をアクティブ（Ｈ）に
してバスアービタ３０からのアクノリッジ信号１０２
がアクティブ（Ｈ）になると、バス１００ にアドレス
（図２では省略）とリード／ライト信号（図２では省略
）を出力する。
【００１７】入出力機器７０はＣＰＵ２０がアクセスし
ようとしているのを知ると直ちにレディ信号１０５ を
インアクティブ（Ｌ）にし、ＣＰＵ２０をウェイト状態
にする（■）。このレディ信号１０５ の立下がりから
タイマ回路１１はカウントを開始する。ところで、入出
力機器７０は正常動作をし、タイマ回路１１からタイム
アウト信号１０７ が出力されるよりも前にレディ信号
１０５ をアクティブ（Ｈ）にするので、タイマ回路１
１はこのレディ信号１０５ のアクティブ（Ｈ）でリセ
ットされ、カウントを中止して初期状態に戻る。このと
き、ＣＰＵ２０にはレディ信号１０６ が入力される（
■）。
ようとしているのを知ると直ちにレディ信号１０５ を
インアクティブ（Ｌ）にし、ＣＰＵ２０をウェイト状態
にする（■）。このレディ信号１０５ の立下がりから
タイマ回路１１はカウントを開始する。ところで、入出
力機器７０は正常動作をし、タイマ回路１１からタイム
アウト信号１０７ が出力されるよりも前にレディ信号
１０５ をアクティブ（Ｈ）にするので、タイマ回路１
１はこのレディ信号１０５ のアクティブ（Ｈ）でリセ
ットされ、カウントを中止して初期状態に戻る。このと
き、ＣＰＵ２０にはレディ信号１０６ が入力される（
■）。
【００１８】図３は入出力機器７０に障害が発生した場
合のタイムチャートである。ＣＰＵ２０がバス１００
の使用権を獲得してアクセスを開始すると、入出力機器
７０はレディ信号１０５ をインアクティブ（Ｌ）にし
、タイマ回路１４はカウントを開始する（■）。ここで
、入出力機器７０は障害が発生していてレディ信号１０
５ をアクティブ（Ｈ）にできないため、タイマ回路１
１はタイムアウト信号１０７ として負のパルス信号を
出力する。このパルス信号によってフリップフロップ回
路１２がセットされ、フリップフロップ回路１２はフラ
グ信号１０８ をインアクティブ（Ｌ）からアクティブ
（Ｈ）にする（■）。 そうするとオア回路１３により、レディ信号１０６ も
インアクティブ（Ｌ）からアクティブ（Ｈ）に変化する
（■）。これによりＣＰＵ２０のバス１００ のアクセ
スは強制的に終了させられる。
合のタイムチャートである。ＣＰＵ２０がバス１００
の使用権を獲得してアクセスを開始すると、入出力機器
７０はレディ信号１０５ をインアクティブ（Ｌ）にし
、タイマ回路１４はカウントを開始する（■）。ここで
、入出力機器７０は障害が発生していてレディ信号１０
５ をアクティブ（Ｈ）にできないため、タイマ回路１
１はタイムアウト信号１０７ として負のパルス信号を
出力する。このパルス信号によってフリップフロップ回
路１２がセットされ、フリップフロップ回路１２はフラ
グ信号１０８ をインアクティブ（Ｌ）からアクティブ
（Ｈ）にする（■）。 そうするとオア回路１３により、レディ信号１０６ も
インアクティブ（Ｌ）からアクティブ（Ｈ）に変化する
（■）。これによりＣＰＵ２０のバス１００ のアクセ
スは強制的に終了させられる。
【００１９】なお、フラグ信号１０８ はＣＰＵ２０か
ら認識できる必要があるが、レジスタを介してリードで
きるようにしても良いし、直接割込み信号として使用し
ても良い。いずれにしろＣＰＵ２０はフラグ信号１０８
がアクティブ（Ｈ）であるとバスアクセスが失敗した
ことを認識し、エラー処理ルーチンを実行する。
ら認識できる必要があるが、レジスタを介してリードで
きるようにしても良いし、直接割込み信号として使用し
ても良い。いずれにしろＣＰＵ２０はフラグ信号１０８
がアクティブ（Ｈ）であるとバスアクセスが失敗した
ことを認識し、エラー処理ルーチンを実行する。
【００２０】
【発明の効果】以上説明したように本発明は、レディ信
号のインアクティブ期間をカウントし、予め定められた
期間以上になると強制的にレディ信号をアクティブにし
てＣＰＵのアクセスを終了させることにより、ＣＰＵが
アクセスする入出力機器デバイスに故障が生じてレディ
信号を正常に出力できないような場合が発生してもメモ
リの内容が破壊されず、後で障害の調査のためにメモリ
のダンプを実行する場合、正常なメモリの内容のダンプ
が採取できるという効果がある。
号のインアクティブ期間をカウントし、予め定められた
期間以上になると強制的にレディ信号をアクティブにし
てＣＰＵのアクセスを終了させることにより、ＣＰＵが
アクセスする入出力機器デバイスに故障が生じてレディ
信号を正常に出力できないような場合が発生してもメモ
リの内容が破壊されず、後で障害の調査のためにメモリ
のダンプを実行する場合、正常なメモリの内容のダンプ
が採取できるという効果がある。
【図１】本発明の実施例によるバス制御システムの構成
を示すブロック図である。
を示すブロック図である。
【図２】図１のバス制御システムの正常時の動作を示す
タイムチャートである。
タイムチャートである。
【図３】図１のバス制御システムの障害発生時の動作を
示すタイムチャートである。
示すタイムチャートである。
１０ レディ制御回路
２０ ＣＰＵ
３０ バスアービタ
４０ リフレッシュ回路
５０ メモリ
７０ 入出力機器
１００ バス
Claims (1)
- 【請求項１】 メモリ及びこのメモリのリフレッシュ
を行うリフレッシュ回路が接続されたバスと、このバス
の使用権獲得後、下位装置からのレディ信号の入力に応
答して該下位装置とデータ授受を行うＣＰＵと、前記レ
ディ信号が所定時間送出されないとき、該レディ信号と
同等の信号を前記ＣＰＵに入力せしめるレディ制御回路
とを有することを特徴とするバス制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083227A JPH04295695A (ja) | 1991-03-22 | 1991-03-22 | バス制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083227A JPH04295695A (ja) | 1991-03-22 | 1991-03-22 | バス制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04295695A true JPH04295695A (ja) | 1992-10-20 |
Family
ID=13796438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3083227A Pending JPH04295695A (ja) | 1991-03-22 | 1991-03-22 | バス制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04295695A (ja) |
-
1991
- 1991-03-22 JP JP3083227A patent/JPH04295695A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5430860A (en) | Mechanism for efficiently releasing memory lock, after allowing completion of current atomic sequence | |
| US20180157553A1 (en) | System interconnect and system on chip having the same | |
| JPH07168741A (ja) | ウォッチドッグタイマ装置 | |
| US6629178B1 (en) | System and method for controlling bus access for bus agents having varying priorities | |
| US10318466B2 (en) | Method and apparatus for handling outstanding interconnect transactions | |
| KR100464158B1 (ko) | 시스템 리셋을 통해 동기식 디램의 내용을 저장하는 방법및 장치 | |
| JPH04295695A (ja) | バス制御システム | |
| JPH03263158A (ja) | 共通バス調停制御方式 | |
| CN115729627A (zh) | 线程同步方法及装置、芯片仿真方法及平台、相关设备 | |
| JP2913099B2 (ja) | Ｄｒａｍリフレッシュ装置 | |
| JP2679440B2 (ja) | 情報処理装置 | |
| JPH02205956A (ja) | マルチプロセッサシステムにおけるデュアルポートメモリの故障診断装置 | |
| TWI740276B (zh) | 一種主從架構伺服器及其資訊讀寫方法 | |
| JPH03154148A (ja) | ２ポートメモリのアクセス調停装置 | |
| JP2837893B2 (ja) | マイクロコンピュータ装置 | |
| JPS5845050B2 (ja) | バス集中監視方式 | |
| JP6992295B2 (ja) | 電子装置 | |
| JP3236459B2 (ja) | 共通バスのデータ転送における異常処理装置 | |
| JPS6128146B2 (ja) | ||
| JP2825589B2 (ja) | バス制御方式 | |
| JPS6134654A (ja) | バスマスタ制御装置 | |
| JPH06350677A (ja) | 割込み要求型切替え要求信号監視方式 | |
| JPH0423294B2 (ja) | ||
| JPH0736820A (ja) | Ｉ／ｏ制御装置 | |
| JPH0317757A (ja) | データ処理装置 |