JPH04296054A - フォトダイオード - Google Patents
フォトダイオードInfo
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- JPH04296054A JPH04296054A JP3082890A JP8289091A JPH04296054A JP H04296054 A JPH04296054 A JP H04296054A JP 3082890 A JP3082890 A JP 3082890A JP 8289091 A JP8289091 A JP 8289091A JP H04296054 A JPH04296054 A JP H04296054A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、光通信，超高速情報処
理、並列情報処理などの分野に用いられる光・電子集積
回路（ＯＥＩＣ）の構成要素としてのフォトダイオード
に関するものである。
理、並列情報処理などの分野に用いられる光・電子集積
回路（ＯＥＩＣ）の構成要素としてのフォトダイオード
に関するものである。
【０００２】
【従来の技術】図５は、従来のフォトダイオードからの
信号出力回路のブロック図である。フォトダイオード５
１には、抵抗５２を介してバイアス電源から逆電圧が印
加され、その出力が前置増幅回路５３で増幅され、リミ
ッタ回路５４を通して、出力信号が得られるよう光受信
器が構成される。
信号出力回路のブロック図である。フォトダイオード５
１には、抵抗５２を介してバイアス電源から逆電圧が印
加され、その出力が前置増幅回路５３で増幅され、リミ
ッタ回路５４を通して、出力信号が得られるよう光受信
器が構成される。
【０００３】このような光受信器における従来の構成は
、個別部品型のフォトダイオードと増幅器等の周辺電子
回路が別々に作られ、ハイブリッドに結合されている。 光素子および電子素子を個別に組み合わせたハイブリッ
ド形式の場合には、パッケージやボンディングワイヤな
どが持つ寄生容量や寄生インダクタンスが大きく、その
ために高速信号波形は大きく劣化し、応答速度や雑音特
性などが制限されるという問題がある。さらに、小型化
、低消費電力化にも限界がある。
、個別部品型のフォトダイオードと増幅器等の周辺電子
回路が別々に作られ、ハイブリッドに結合されている。 光素子および電子素子を個別に組み合わせたハイブリッ
ド形式の場合には、パッケージやボンディングワイヤな
どが持つ寄生容量や寄生インダクタンスが大きく、その
ために高速信号波形は大きく劣化し、応答速度や雑音特
性などが制限されるという問題がある。さらに、小型化
、低消費電力化にも限界がある。
【０００４】光受信器における受光素子と電子素子の従
来のハイブリッド結合についての問題を解決するために
、受光素子と電子素子のモノリシック集積技術が考案さ
れたのであるが、これまでに試作されている受光ＯＥＩ
Ｃは、構成要素デバイスであるフォトダイオードと電界
効果トランジスタ、あるいはフォトダイオードのｐ電極
とｎ電極の間に段差が存在し、それがＯＥＩＣ製作の歩
留まりを低下させ、結果的に高性能化および低コスト化
を阻害している。
来のハイブリッド結合についての問題を解決するために
、受光素子と電子素子のモノリシック集積技術が考案さ
れたのであるが、これまでに試作されている受光ＯＥＩ
Ｃは、構成要素デバイスであるフォトダイオードと電界
効果トランジスタ、あるいはフォトダイオードのｐ電極
とｎ電極の間に段差が存在し、それがＯＥＩＣ製作の歩
留まりを低下させ、結果的に高性能化および低コスト化
を阻害している。
【０００５】
【発明が解決しようとする課題】本発明は、上述の問題
点を解決するためになされたもので、ＯＥＩＣ構造を採
用することにより、寄生容量や寄生インダクタンスを排
除して、受光素子および電子素子により構成される光受
信器の広帯域化、高感度化、小型化、そして低消費電力
化を実現するとともに、フォトダイオードを電子素子と
同一の半導体基板上に集積して段差をなくし、さらに、
電極構造にも段差を生じないようにしたフォトダイオー
ドを提供することを目的とするものである。
点を解決するためになされたもので、ＯＥＩＣ構造を採
用することにより、寄生容量や寄生インダクタンスを排
除して、受光素子および電子素子により構成される光受
信器の広帯域化、高感度化、小型化、そして低消費電力
化を実現するとともに、フォトダイオードを電子素子と
同一の半導体基板上に集積して段差をなくし、さらに、
電極構造にも段差を生じないようにしたフォトダイオー
ドを提供することを目的とするものである。
【０００６】
【課題を解決するための手段】本発明は、半導体基板上
に、下層に、高純度エピタキシャル層、中層に不純物を
ドープしたエピタキシャル層、上層に、バンド・ギャッ
プがより大きいエピタキシャル層を形成したエピタキシ
ャル構造であって、その結晶上に集積したフォトダイオ
ード領域と、電界効果トランジスタ領域を有し、フォト
ダイオード領域においては、前記下層を光吸収層、前記
中層をコンタクト層とし、電界効果トランジスタ領域に
おいては、前記下層をバッファ層、前記中層を能動層と
するとともに、電界効果トランジスタの各電極に対して
、フォトダイオードのｐ電極およびｎ電極を横方向に段
差なく形成したことを特徴とするものである。
に、下層に、高純度エピタキシャル層、中層に不純物を
ドープしたエピタキシャル層、上層に、バンド・ギャッ
プがより大きいエピタキシャル層を形成したエピタキシ
ャル構造であって、その結晶上に集積したフォトダイオ
ード領域と、電界効果トランジスタ領域を有し、フォト
ダイオード領域においては、前記下層を光吸収層、前記
中層をコンタクト層とし、電界効果トランジスタ領域に
おいては、前記下層をバッファ層、前記中層を能動層と
するとともに、電界効果トランジスタの各電極に対して
、フォトダイオードのｐ電極およびｎ電極を横方向に段
差なく形成したことを特徴とするものである。
【０００７】
【作用】本発明では、半導体基板上に形成した下層の高
純度エピタキシャル層が、フォトダイオードの光吸収層
および電界効果トランジスタのバッファ層として働き、
中層の不純物をドープしたエピタキシャル層が、フォト
ダイオードのコンタクト層および電界効果トランジスタ
の能動層として働く。また、上層のバンド・ギャップが
より大きいエピタキシャル層は、フォトダイオードのキ
ャップ層および電界効果トランジスタのゲート接合形成
層として働くから、エピタキシャル結晶上にフォトダイ
オード領域と電界効果トランジスタ領域を段差なく形成
できる。
純度エピタキシャル層が、フォトダイオードの光吸収層
および電界効果トランジスタのバッファ層として働き、
中層の不純物をドープしたエピタキシャル層が、フォト
ダイオードのコンタクト層および電界効果トランジスタ
の能動層として働く。また、上層のバンド・ギャップが
より大きいエピタキシャル層は、フォトダイオードのキ
ャップ層および電界効果トランジスタのゲート接合形成
層として働くから、エピタキシャル結晶上にフォトダイ
オード領域と電界効果トランジスタ領域を段差なく形成
できる。
【０００８】また、フォトダイオードのｐ電極に対して
ｎ電極を横方向に段差なく形成する、いわゆる電界効果
トランジスタに類似した構造を採用することにより、フ
ォトダイオードと電界効果トランジスタの製作プロセス
の微細なパターン形成および製作プロセスの安定化によ
る歩留まり向上などを可能にしている。
ｎ電極を横方向に段差なく形成する、いわゆる電界効果
トランジスタに類似した構造を採用することにより、フ
ォトダイオードと電界効果トランジスタの製作プロセス
の微細なパターン形成および製作プロセスの安定化によ
る歩留まり向上などを可能にしている。
【０００９】
【実施例】図１は、本発明における電界効果トランジス
タとモノリシックに集積したフォトダイオードの一実施
例の断面図である。図中、ＡはＰＩＮフォトダイオード
（以下、ＰＩＮ−ＰＤという。）の領域、Ｂは電界効果
トランジスタ（以下、ＦＥＴという。）の領域であり、
１はｐ側電極、２はｎ側電極、３は表面保護膜、４はｐ
＋ 領域、５はｎ＋ 領域、６はノンドープのＩｎＡｌ
Ａｓ層、７はｎ型ＩｎＧａＡｓ層、８はｎ− 型ＩｎＧ
ａＡｓ層、９はｎ− 型ＩｎＰ層、１０は半絶縁性Ｉｎ
Ｐ基板、１１は素子分離用溝、１２はソース電極、１３
はゲート電極、１４はドレイン電極である。
タとモノリシックに集積したフォトダイオードの一実施
例の断面図である。図中、ＡはＰＩＮフォトダイオード
（以下、ＰＩＮ−ＰＤという。）の領域、Ｂは電界効果
トランジスタ（以下、ＦＥＴという。）の領域であり、
１はｐ側電極、２はｎ側電極、３は表面保護膜、４はｐ
＋ 領域、５はｎ＋ 領域、６はノンドープのＩｎＡｌ
Ａｓ層、７はｎ型ＩｎＧａＡｓ層、８はｎ− 型ＩｎＧ
ａＡｓ層、９はｎ− 型ＩｎＰ層、１０は半絶縁性Ｉｎ
Ｐ基板、１１は素子分離用溝、１２はソース電極、１３
はゲート電極、１４はドレイン電極である。
【００１０】結晶層構造は、ＰＩＮ−ＰＤ領域とＦＥＴ
領域とで共通であり、ＰＩＮ−ＰＤ領域については、ノ
ンドープのＩｎＡｌＡｓ層６が窓層、ｎ型ＩｎＧａＡｓ
層７がコンタクト層、ｎ− 型ＩｎＧａＡｓ層８が光吸
収層、ｎ− 型ＩｎＰ層９がバッファ層となる。一方、
ＦＥＴ領域においては、ノンドープのＩｎＡｌＡｓ層６
がショットキー・ゲート接合を形成する層、ｎ型ＩｎＧ
ａＡｓ層７が能動層、ｎ− 型ＩｎＧａＡｓ層８および
ｎ− 型ＩｎＰ層９はバッファ層となる。ＰＩＮ−ＰＤ
領域ＡとＦＥＴ領域Ｂとの間には、素子分離用溝１１が
後述する製造工程において、ｎ−型ＩｎＰ層９のバッフ
ァ層に達する深さに形成され、両領域を電気的に絶縁す
る。
領域とで共通であり、ＰＩＮ−ＰＤ領域については、ノ
ンドープのＩｎＡｌＡｓ層６が窓層、ｎ型ＩｎＧａＡｓ
層７がコンタクト層、ｎ− 型ＩｎＧａＡｓ層８が光吸
収層、ｎ− 型ＩｎＰ層９がバッファ層となる。一方、
ＦＥＴ領域においては、ノンドープのＩｎＡｌＡｓ層６
がショットキー・ゲート接合を形成する層、ｎ型ＩｎＧ
ａＡｓ層７が能動層、ｎ− 型ＩｎＧａＡｓ層８および
ｎ− 型ＩｎＰ層９はバッファ層となる。ＰＩＮ−ＰＤ
領域ＡとＦＥＴ領域Ｂとの間には、素子分離用溝１１が
後述する製造工程において、ｎ−型ＩｎＰ層９のバッフ
ァ層に達する深さに形成され、両領域を電気的に絶縁す
る。
【００１１】ＰＩＮ−ＰＤ領域Ａについて説明する。最
下層のｎ− 型ＩｎＰ層９は、半絶縁性のＩｎＰ基板１
０からｎ− 型ＩｎＧａＡｓ層８の光吸収層への転位の
伝播を防ぐためのバッファ層である。次のｎ− 型Ｉｎ
ＧａＡｓ層８は、光吸収層であり、これに続くｎ型Ｉｎ
ＧａＡｓ層７は、本来ＦＥＴの能動層として導入したも
のであるが、ＰＩＮ−ＰＤにとっては、ｐｎ接合形成の
ためのＺｎ等の拡散での速い拡散を防ぐ働きがあり、拡
散の制御性がよく、急峻なｐｎ接合を形成するのに有効
である。最上層のノンドープのＩｎＡｌＡｓ層６は、窓
層として、その表面上にプラズマＣＶＤ法により成膜し
たＳｉＮ等の表面保護膜３とともに表面保護層として働
き、フォトダイオードの暗電流低減および高感度化に有
効である。拡散は、拡散マスクを用いて、ノンドープの
ＩｎＡｌＡｓ層６の窓層を選択的にエッチングした後、
ｎ型ＩｎＧａＡｓ層７の表面より行なって、ｐ＋ 領域
４およびｎ＋ 領域５を形成する。ｐ側電極１およびｎ
側電極２は、拡散されたＩｎＧａＡｓ層７の表面上に設
置することにより、良好なオーミック・コンタクトの達
成を図っている。
下層のｎ− 型ＩｎＰ層９は、半絶縁性のＩｎＰ基板１
０からｎ− 型ＩｎＧａＡｓ層８の光吸収層への転位の
伝播を防ぐためのバッファ層である。次のｎ− 型Ｉｎ
ＧａＡｓ層８は、光吸収層であり、これに続くｎ型Ｉｎ
ＧａＡｓ層７は、本来ＦＥＴの能動層として導入したも
のであるが、ＰＩＮ−ＰＤにとっては、ｐｎ接合形成の
ためのＺｎ等の拡散での速い拡散を防ぐ働きがあり、拡
散の制御性がよく、急峻なｐｎ接合を形成するのに有効
である。最上層のノンドープのＩｎＡｌＡｓ層６は、窓
層として、その表面上にプラズマＣＶＤ法により成膜し
たＳｉＮ等の表面保護膜３とともに表面保護層として働
き、フォトダイオードの暗電流低減および高感度化に有
効である。拡散は、拡散マスクを用いて、ノンドープの
ＩｎＡｌＡｓ層６の窓層を選択的にエッチングした後、
ｎ型ＩｎＧａＡｓ層７の表面より行なって、ｐ＋ 領域
４およびｎ＋ 領域５を形成する。ｐ側電極１およびｎ
側電極２は、拡散されたＩｎＧａＡｓ層７の表面上に設
置することにより、良好なオーミック・コンタクトの達
成を図っている。
【００１２】次に、ＦＥＴ領域Ｂについて説明する。最
下層のｎ− 型ＩｎＰ層９は、バッファ層である。次の
ｎ− 型ＩｎＧａＡｓ層８は、ＰＩＮ−ＰＤの光吸収層
として設けられたものであるが、ここでは、バッファ層
として働く。これらバッファ層は、ＦＥＴの能動層に流
れる電流が基板側に漏れるのをブロックする役目を持ち
、ドレイン電流−電圧特性において良好な飽和特性を得
るために重要である。次のｎ型ＩｎＧａＡｓ層７は、電
流の通路となる層であり、能動層あるいはチャンネル層
と呼ばれる。この層には、通常、ｎ型不純物がドーピン
グされる。最上層のノンドープのＩｎＡｌＡｓ層６は、
その上に設置するゲート電極１３によりショットキー・
ゲート接合を形成する層である。このノンドープのＩｎ
ＡｌＡｓ層６は、ソース電極１２およびドレイン電極１
３の部分がエッチングにより除去されており、ＦＥＴの
性能に重大な影響を及ぼすオーミック抵抗の低減のため
に、ソース電極１２およびドレイン電極１３が能動層の
表面上に直接設置されている。
下層のｎ− 型ＩｎＰ層９は、バッファ層である。次の
ｎ− 型ＩｎＧａＡｓ層８は、ＰＩＮ−ＰＤの光吸収層
として設けられたものであるが、ここでは、バッファ層
として働く。これらバッファ層は、ＦＥＴの能動層に流
れる電流が基板側に漏れるのをブロックする役目を持ち
、ドレイン電流−電圧特性において良好な飽和特性を得
るために重要である。次のｎ型ＩｎＧａＡｓ層７は、電
流の通路となる層であり、能動層あるいはチャンネル層
と呼ばれる。この層には、通常、ｎ型不純物がドーピン
グされる。最上層のノンドープのＩｎＡｌＡｓ層６は、
その上に設置するゲート電極１３によりショットキー・
ゲート接合を形成する層である。このノンドープのＩｎ
ＡｌＡｓ層６は、ソース電極１２およびドレイン電極１
３の部分がエッチングにより除去されており、ＦＥＴの
性能に重大な影響を及ぼすオーミック抵抗の低減のため
に、ソース電極１２およびドレイン電極１３が能動層の
表面上に直接設置されている。
【００１３】図２は、電極配置の一例の平面図である。
図中、図１と同様な部分には同じ符号を付して説明を省
略する。ＰＩＮ−ＰＤ領域においては、複数の素子部分
が並列に接続され、出力の電流感度を上げている。ＰＩ
Ｎ−ＰＤ領域ＡとＦＥＴ領域Ｂとは、上述した素子分離
用溝１１によって隔離されているが、電極部分は同じ高
さに形成され、この実施例では、図３に示す回路構成を
採用したから、ｎ側電極２とゲート電極１３とが結線さ
れている。
略する。ＰＩＮ−ＰＤ領域においては、複数の素子部分
が並列に接続され、出力の電流感度を上げている。ＰＩ
Ｎ−ＰＤ領域ＡとＦＥＴ領域Ｂとは、上述した素子分離
用溝１１によって隔離されているが、電極部分は同じ高
さに形成され、この実施例では、図３に示す回路構成を
採用したから、ｎ側電極２とゲート電極１３とが結線さ
れている。
【００１４】なお、ＰＩＮ−ＰＤ領域における素子は、
複数に限られるものではなく、１個でもよい。電極配置
も平行にしたのは一例であり、円形配置等、適宜の構成
が採用できる。また、ＦＥＴ領域においては、他の素子
が集積されるが、図示は省略した。
複数に限られるものではなく、１個でもよい。電極配置
も平行にしたのは一例であり、円形配置等、適宜の構成
が採用できる。また、ＦＥＴ領域においては、他の素子
が集積されるが、図示は省略した。
【００１５】図３は、ＰＩＮ−ＰＤとＦＥＴとの受信Ｏ
ＥＩＣの最も基本的な高インピーダンス型の回路である
。図中、３１はＰＩＮ−ＰＤ、３２はＦＥＴ、Ｖｐｉｎ
はバイアス電圧、Ｒｂ はバイアス抵抗、Ｖｂ はゲ
ート電圧、Ｇはゲート、Ｄはドレイン、Ｓはソース、Ｒ
Ｌ は負荷抵抗、ＶＤ はドレイン電圧、Ｖｏｕｔ は
出力電圧である。
ＥＩＣの最も基本的な高インピーダンス型の回路である
。図中、３１はＰＩＮ−ＰＤ、３２はＦＥＴ、Ｖｐｉｎ
はバイアス電圧、Ｒｂ はバイアス抵抗、Ｖｂ はゲ
ート電圧、Ｇはゲート、Ｄはドレイン、Ｓはソース、Ｒ
Ｌ は負荷抵抗、ＶＤ はドレイン電圧、Ｖｏｕｔ は
出力電圧である。
【００１６】変調された光信号がＰＩＮ−ＰＤ３１に入
力されると、入力信号に応じた光電流がバイアス抵抗Ｒ
ｂ に流れ、変調入力信号に応じてＦＥＴ３２のゲート
電圧が変化する。その結果ドレイン電流Ｉｄ は、△Ｉ
ｄ ＝Ｉｐｈ・Ｒｂ ・ｇｍ に応じて変化する。 ここで、Ｉｐｈは、ＰＩＮ−ＰＤ３１の光電流、ｇｍは
、ＦＥＴ３２の相互コンダクタンスである。最終的には
、負荷抵抗ＲＬ を介して変調出力信号として取り出さ
れる。
力されると、入力信号に応じた光電流がバイアス抵抗Ｒ
ｂ に流れ、変調入力信号に応じてＦＥＴ３２のゲート
電圧が変化する。その結果ドレイン電流Ｉｄ は、△Ｉ
ｄ ＝Ｉｐｈ・Ｒｂ ・ｇｍ に応じて変化する。 ここで、Ｉｐｈは、ＰＩＮ−ＰＤ３１の光電流、ｇｍは
、ＦＥＴ３２の相互コンダクタンスである。最終的には
、負荷抵抗ＲＬ を介して変調出力信号として取り出さ
れる。
【００１７】この図３の回路は、図１で説明した集積回
路に、バイアス抵抗Ｒｂ ，負荷抵抗ＲＬ 等をパター
ニングすることにより、容易に構成することができる。 バイアス抵抗Ｒｂ ，負荷抵抗ＲＬ は、集積したＦＥ
Ｔのダイオード接続により形成してもよい。
路に、バイアス抵抗Ｒｂ ，負荷抵抗ＲＬ 等をパター
ニングすることにより、容易に構成することができる。 バイアス抵抗Ｒｂ ，負荷抵抗ＲＬ は、集積したＦＥ
Ｔのダイオード接続により形成してもよい。
【００１８】図１で説明した実施例のフォトダイオード
の製作工程の一例を簡単に説明する。■ 有機金属気
相成長法（ＭＯＶＰＥ法）、あるいは、分子線エピタキ
シャル成長法（ＭＢＥ法）などを用いて、図１に示す結
晶層構造を有するエピタキシャル結晶を作製する。■
ノンドープのＩｎＡｌＡｓ層６の窓層に電極領域をフ
ォトリソによりエッチングした後、ＰＩＮ−ＰＤ領域Ａ
にｐ＋ 領域４およびｎ＋ 領域５を形成する。■
化学エッチング法を用いたメサ・エッチングなどにより
、ＰＩＮ−ＰＤ領域ＡとＦＥＴ領域Ｂを電気的に分離す
る。■ プラズマＣＶＤ法などにより表面保護膜３を
成膜する。■ フォトワークおよび蒸着により、ＰＩ
Ｎ−ＰＤ領域のｎ電極２、および、ＦＥＴ領域のソース
電極１２およびドレイン電極１４を形成する。■ Ｐ
ＩＮ−ＰＤ領域のｐ電極１およびＦＥＴ領域のゲート電
極１３を形成する。■ ＰＩＮ−ＰＤとＦＥＴとの間
に配線金属パターンを形成する。
の製作工程の一例を簡単に説明する。■ 有機金属気
相成長法（ＭＯＶＰＥ法）、あるいは、分子線エピタキ
シャル成長法（ＭＢＥ法）などを用いて、図１に示す結
晶層構造を有するエピタキシャル結晶を作製する。■
ノンドープのＩｎＡｌＡｓ層６の窓層に電極領域をフ
ォトリソによりエッチングした後、ＰＩＮ−ＰＤ領域Ａ
にｐ＋ 領域４およびｎ＋ 領域５を形成する。■
化学エッチング法を用いたメサ・エッチングなどにより
、ＰＩＮ−ＰＤ領域ＡとＦＥＴ領域Ｂを電気的に分離す
る。■ プラズマＣＶＤ法などにより表面保護膜３を
成膜する。■ フォトワークおよび蒸着により、ＰＩ
Ｎ−ＰＤ領域のｎ電極２、および、ＦＥＴ領域のソース
電極１２およびドレイン電極１４を形成する。■ Ｐ
ＩＮ−ＰＤ領域のｐ電極１およびＦＥＴ領域のゲート電
極１３を形成する。■ ＰＩＮ−ＰＤとＦＥＴとの間
に配線金属パターンを形成する。
【００１９】図４は、本発明のフォトダイオードの他の
実施例の断面図である。図中、図１と同様な部分には同
じ符号を付して説明を省略する。１５はゲート接合領域
、１６はポリイミド埋め込み領域である。
実施例の断面図である。図中、図１と同様な部分には同
じ符号を付して説明を省略する。１５はゲート接合領域
、１６はポリイミド埋め込み領域である。
【００２０】この実施例においては、ＦＥＴのゲートリ
ーク電流特性等の改善のために、ゲート電極の下にｐ＋
領域を形成し、ゲート接合をｐｎ接合で形成した。ま
た、ＰＩＮ−ＰＤとＦＥＴの素子分離用溝をポリイミド
等で埋め込んだ。これにより、集積化素子を完全なプレ
ーナ型にすることができた。
ーク電流特性等の改善のために、ゲート電極の下にｐ＋
領域を形成し、ゲート接合をｐｎ接合で形成した。ま
た、ＰＩＮ−ＰＤとＦＥＴの素子分離用溝をポリイミド
等で埋め込んだ。これにより、集積化素子を完全なプレ
ーナ型にすることができた。
【００２１】なお、ＰＩＮ−ＰＤ領域Ａのｎ側電極２の
下のｎ＋ 領域の形成を省略してもコンタクトは十分に
得ることができる。
下のｎ＋ 領域の形成を省略してもコンタクトは十分に
得ることができる。
【００２２】以上、ＰＩＮ−ＰＤとして、ＩｎＧａＡｓ
系のものについて説明したが、他の系のＰＩＮ−ＰＤに
も本発明が適用できることは明らかである。
系のものについて説明したが、他の系のＰＩＮ−ＰＤに
も本発明が適用できることは明らかである。
【００２３】
【発明の効果】以上の説明から明らかなように、本発明
によれば、■ フォトダイオードと電界効果トランジ
スタとを同一基板上に集積しているため、寄生インダク
タンスおよび寄生容量が低減化され、光受信器の広帯域
化および高感度化が可能となっている。■ フォトダ
イオードと電界効果トランジスタの動作に必要なエピタ
キシャル層として共通の層を用いているから、結晶成長
も１回で行なうことができる。■ フォトダイオード
領域と電界効果トランジスタ領域には段差がないので、
フォトリソ工程で微細なパターンを形成することが可能
である。■フォトダイオードと電界効果トランジスタの
デバイス構造が同時作製可能な構造となっていることか
ら、高性能のフォトダイオード−電界効果トランジスタ
集積化素子を高歩留まりで作製可能である。という効果
が得られる。
によれば、■ フォトダイオードと電界効果トランジ
スタとを同一基板上に集積しているため、寄生インダク
タンスおよび寄生容量が低減化され、光受信器の広帯域
化および高感度化が可能となっている。■ フォトダ
イオードと電界効果トランジスタの動作に必要なエピタ
キシャル層として共通の層を用いているから、結晶成長
も１回で行なうことができる。■ フォトダイオード
領域と電界効果トランジスタ領域には段差がないので、
フォトリソ工程で微細なパターンを形成することが可能
である。■フォトダイオードと電界効果トランジスタの
デバイス構造が同時作製可能な構造となっていることか
ら、高性能のフォトダイオード−電界効果トランジスタ
集積化素子を高歩留まりで作製可能である。という効果
が得られる。
【図１】本発明のフォトダイオードの一実施例の断面図
である。
である。
【図２】電極配置の一例の平面図である。
【図３】ＰＩＮ−ＰＤとＦＥＴとの接続状態の一例の等
価回路図である。
価回路図である。
【図４】本発明のフォトダイオードの他の実施例の断面
図である。
図である。
【図５】従来のフォトダイオードからの信号出力回路の
ブロック図である。
ブロック図である。
Ａ ＰＩＮ−ＰＤ領域
Ｂ 電界効果トランジスタ領域
１ ｐ側電極
２ ｎ側電極
６ ノンドープのＩｎＡｌＡｓ層
７ ｎ型ＩｎＧａＡｓ層
８ ｎ− 型ＩｎＧａＡｓ層
９ ｎ− 型ＩｎＰ層
１０ ＩｎＰ基板
１２ ソース電極
１３ ゲート電極
１４ ドレイン電極
Claims (1)
- 【請求項１】 半導体基板上に、下層に、高純度エピ
タキシャル層、中層に不純物をドープしたエピタキシャ
ル層、上層に、バンド・ギャップがより大きいエピタキ
シャル層を形成したエピタキシャル構造であって、その
結晶上に集積したフォトダイオード領域と、電界効果ト
ランジスタ領域を有し、フォトダイオード領域において
は、前記下層を光吸収層、前記中層をコンタクト層とし
、電界効果トランジスタ領域においては、前記下層をバ
ッファ層、前記中層を能動層とするとともに、電界効果
トランジスタの各電極に対して、フォトダイオードのｐ
電極およびｎ電極を横方向に段差なく形成したことを特
徴とするフォトダイオード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082890A JPH04296054A (ja) | 1991-03-25 | 1991-03-25 | フォトダイオード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082890A JPH04296054A (ja) | 1991-03-25 | 1991-03-25 | フォトダイオード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04296054A true JPH04296054A (ja) | 1992-10-20 |
Family
ID=13786871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3082890A Pending JPH04296054A (ja) | 1991-03-25 | 1991-03-25 | フォトダイオード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04296054A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007173832A (ja) * | 2005-12-21 | 2007-07-05 | Samsung Sdi Co Ltd | フォトダイオード、有機電界発光表示装置、及び電子機器装置 |
| JP2008193109A (ja) * | 2008-03-10 | 2008-08-21 | Sumitomo Electric Ind Ltd | 半導体受光素子を製造する方法 |
-
1991
- 1991-03-25 JP JP3082890A patent/JPH04296054A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007173832A (ja) * | 2005-12-21 | 2007-07-05 | Samsung Sdi Co Ltd | フォトダイオード、有機電界発光表示装置、及び電子機器装置 |
| US8477125B2 (en) | 2005-12-21 | 2013-07-02 | Samsung Display Co., Ltd. | Photo sensor and organic light-emitting display using the same |
| JP2008193109A (ja) * | 2008-03-10 | 2008-08-21 | Sumitomo Electric Ind Ltd | 半導体受光素子を製造する方法 |
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