JPH04296095A - 多層回路基板 - Google Patents
多層回路基板Info
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- JPH04296095A JPH04296095A JP6030591A JP6030591A JPH04296095A JP H04296095 A JPH04296095 A JP H04296095A JP 6030591 A JP6030591 A JP 6030591A JP 6030591 A JP6030591 A JP 6030591A JP H04296095 A JPH04296095 A JP H04296095A
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- line pattern
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- 239000000758 substrate Substances 0.000 claims description 7
- 235000013405 beer Nutrition 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
- H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、多層回路基板に係わり
、特に、基板内に同軸回路を形成する同軸線パターンを
形成した多層回路基板に関する。
、特に、基板内に同軸回路を形成する同軸線パターンを
形成した多層回路基板に関する。
【０００２】
【従来の技術】従来、例えば、周波数帯域がＧＨｚ以上
の高周波帯域を扱う伝送機器では、例えば、図５に示す
ように、同軸線材を使用した同軸回路により、２つの入
力信号を、１つの出力信号に合体することが行われてい
る。すなわち、図５において、符号１１はプリント基板
を示しており、このプリント基板１１には、信号ａを入
力する回路Ａと、信号ｂを入力する回路Ｂとが形成され
ている。
の高周波帯域を扱う伝送機器では、例えば、図５に示す
ように、同軸線材を使用した同軸回路により、２つの入
力信号を、１つの出力信号に合体することが行われてい
る。すなわち、図５において、符号１１はプリント基板
を示しており、このプリント基板１１には、信号ａを入
力する回路Ａと、信号ｂを入力する回路Ｂとが形成され
ている。
【０００３】回路ＡとＢとは、それぞれ、プリント基板
１１に配置される入力端子１３，接続端子１５および同
軸線材１７とを有しており、信号ａおよびｂは、プリン
ト基板１１に配置される接続端子１５および同軸線材１
７を介して出力端子１９に伝送され、この出力端子１９
において、図６に示すように、一つの出力信号に合体さ
れる。
１１に配置される入力端子１３，接続端子１５および同
軸線材１７とを有しており、信号ａおよびｂは、プリン
ト基板１１に配置される接続端子１５および同軸線材１
７を介して出力端子１９に伝送され、この出力端子１９
において、図６に示すように、一つの出力信号に合体さ
れる。
【０００４】そして、このような同軸回路では、ノイズ
，漏話，損失等を考慮した場合には、回路Ａと回路Ｂと
が、全くバランスの取れた実装配置であり、かつバラン
スの取れたパターンルートであることが要望される。
，漏話，損失等を考慮した場合には、回路Ａと回路Ｂと
が、全くバランスの取れた実装配置であり、かつバラン
スの取れたパターンルートであることが要望される。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の同軸回路では、高価な同軸線材１７を使用し
ているため、製造コストが増大し、また、同軸線材１７
の実装に比較的大きなスペースを必要とするため、高密
度実装には適していないという問題があった。本発明は
、かかる従来の問題を解決すべくなされたもので、同軸
回路を基板内に、安価，確実に形成することのできる多
層回路基板を提供することを目的とする。
うな従来の同軸回路では、高価な同軸線材１７を使用し
ているため、製造コストが増大し、また、同軸線材１７
の実装に比較的大きなスペースを必要とするため、高密
度実装には適していないという問題があった。本発明は
、かかる従来の問題を解決すべくなされたもので、同軸
回路を基板内に、安価，確実に形成することのできる多
層回路基板を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の多層回路基板は
、第１同軸線パターンの両側にアースパターンの形成さ
れる第１同軸線基板と、第２同軸線パターンの両側にア
ースパターンの形成される第２同軸線基板との間に、ア
ースパターンの形成される中間アース基板を配置すると
もに、前記第１同軸線基板および第２同軸線基板の外側
に、外側アース基板を配置し、さらに、前記各基板のア
ースパターンを、ビアホールにより電気的に導通してな
るものである。
、第１同軸線パターンの両側にアースパターンの形成さ
れる第１同軸線基板と、第２同軸線パターンの両側にア
ースパターンの形成される第２同軸線基板との間に、ア
ースパターンの形成される中間アース基板を配置すると
もに、前記第１同軸線基板および第２同軸線基板の外側
に、外側アース基板を配置し、さらに、前記各基板のア
ースパターンを、ビアホールにより電気的に導通してな
るものである。
【０００７】
【作用】本発明の多層回路基板では、第１同軸線パター
ンおよび第２同軸線パターンが、各基板のアースパター
ンにより囲繞され、シールドされる。
ンおよび第２同軸線パターンが、各基板のアースパター
ンにより囲繞され、シールドされる。
【０００８】
【実施例】以下、本発明の詳細を図面に示す実施例につ
いて説明する。図１ないし図３は、本発明の多層回路基
板の一実施例を示しており、図において符号３１は、第
１同軸線基板を示しており、この第１同軸線基板３１に
は、直線状に第１同軸線パターン３３が形成されている
。
いて説明する。図１ないし図３は、本発明の多層回路基
板の一実施例を示しており、図において符号３１は、第
１同軸線基板を示しており、この第１同軸線基板３１に
は、直線状に第１同軸線パターン３３が形成されている
。
【０００９】この第１同軸線パターン３３の両側には、
全面にアースパターン３５が形成され、このアースパタ
ーン３５の第１同軸線パターン３３の両側となる位置に
は、第１同軸線パターン３３に沿って、所定間隔を置い
て多数のビアホール３７が形成されている。符号３９は
、第２同軸線基板を示しており、この第２同軸線基板３
９は、第１同軸線基板３１と全く同様に形成されている
。
全面にアースパターン３５が形成され、このアースパタ
ーン３５の第１同軸線パターン３３の両側となる位置に
は、第１同軸線パターン３３に沿って、所定間隔を置い
て多数のビアホール３７が形成されている。符号３９は
、第２同軸線基板を示しており、この第２同軸線基板３
９は、第１同軸線基板３１と全く同様に形成されている
。
【００１０】すなわち、第２同軸線基板３９には、第１
同軸線パターン３３と全く同一に第２同軸線パターン４
１が形成され、この第２同軸線パターン４１の両側にア
ースパターン３５が形成され、さらに、第２同軸線パタ
ーン４１の両側には、第１同軸線基板３１と全く同様に
、ビアホール３７が形成されている。第１同軸線基板３
１と第２同軸線基板３９との間には、アースパターン３
５の形成される中間アース基板４３が配置され、この中
間アース基板４３には、第１同軸線基板３１のビアホー
ル３７に対応する位置に、ビアホール３７が形成されて
いる。
同軸線パターン３３と全く同一に第２同軸線パターン４
１が形成され、この第２同軸線パターン４１の両側にア
ースパターン３５が形成され、さらに、第２同軸線パタ
ーン４１の両側には、第１同軸線基板３１と全く同様に
、ビアホール３７が形成されている。第１同軸線基板３
１と第２同軸線基板３９との間には、アースパターン３
５の形成される中間アース基板４３が配置され、この中
間アース基板４３には、第１同軸線基板３１のビアホー
ル３７に対応する位置に、ビアホール３７が形成されて
いる。
【００１１】第１同軸線基板３１および第２同軸線基板
３９の外側には、アースパターン３５の形成される外側
アース基板４５，４７が配置され、これ等の外側アース
基板４５，４７には、第１同軸線基板３１のビアホール
３７に対応する位置に、ビアホール３７が形成されてい
る。そして、各基板３１，３９，４３，４５，４７のア
ースパターン３５が、図２に示すように、ビアホール３
７により電気的に導通されている。
３９の外側には、アースパターン３５の形成される外側
アース基板４５，４７が配置され、これ等の外側アース
基板４５，４７には、第１同軸線基板３１のビアホール
３７に対応する位置に、ビアホール３７が形成されてい
る。そして、各基板３１，３９，４３，４５，４７のア
ースパターン３５が、図２に示すように、ビアホール３
７により電気的に導通されている。
【００１２】すなわち、各基板３１，３９，４３，４５
，４７の両面には、アースパターン３５が、図２に示す
ように形成され、各アースパターン３５が、ビアホール
３７内に形成される環状銅箔パターン４９により連結さ
れている。なお、図３は、多層回路基板を上面から見た
概略を示すもので、図３において符号５１は多層回路基
板を、符号５３はコネクタを示しており、第１同軸線パ
ターン３３および第２同軸線パターン４１は、多層回路
基板５１内において所定の入力部および出力部に内層結
線されている。
，４７の両面には、アースパターン３５が、図２に示す
ように形成され、各アースパターン３５が、ビアホール
３７内に形成される環状銅箔パターン４９により連結さ
れている。なお、図３は、多層回路基板を上面から見た
概略を示すもので、図３において符号５１は多層回路基
板を、符号５３はコネクタを示しており、第１同軸線パ
ターン３３および第２同軸線パターン４１は、多層回路
基板５１内において所定の入力部および出力部に内層結
線されている。
【００１３】図４は、第１同軸線パターン３３，第２同
軸線パターン４１等により形成される同軸回路の詳細を
示すもので、外側アース基板４５の上面から中間アース
基板４３の中央までの間隔、および、外側アース基板４
７の下面から中間アース基板４３の中央までの間隔が、
それぞれＬとされている。また、第１同軸線パターン３
３および第２同軸線パターン４１の肉厚が、それぞれｄ
とされ、さらに、外側アース基板４５の下面と第１同軸
線基板３１の上面との間隔、および、中間アース基板４
３の下面と第２同軸線基板３９の上面との間隔が、それ
ぞれＤとされている。
軸線パターン４１等により形成される同軸回路の詳細を
示すもので、外側アース基板４５の上面から中間アース
基板４３の中央までの間隔、および、外側アース基板４
７の下面から中間アース基板４３の中央までの間隔が、
それぞれＬとされている。また、第１同軸線パターン３
３および第２同軸線パターン４１の肉厚が、それぞれｄ
とされ、さらに、外側アース基板４５の下面と第１同軸
線基板３１の上面との間隔、および、中間アース基板４
３の下面と第２同軸線基板３９の上面との間隔が、それ
ぞれＤとされている。
【００１４】このような同軸回路では、インピーダンス
Ｚ０ （オーム）は、以下の近似式により求めることが
できる。 Ｚ０ ＝〔１３８／（εｒ ）１／２ 〕・ｌｏｇ １
０・｛（Ｄ＋１．５ｄ）／Ｋ１ ｄ｝ ここで、εｒは比誘電率、Ｋ１ は内部導体実効径係数
、ｄおよびＤは図４に示した寸法である。
Ｚ０ （オーム）は、以下の近似式により求めることが
できる。 Ｚ０ ＝〔１３８／（εｒ ）１／２ 〕・ｌｏｇ １
０・｛（Ｄ＋１．５ｄ）／Ｋ１ ｄ｝ ここで、εｒは比誘電率、Ｋ１ は内部導体実効径係数
、ｄおよびＤは図４に示した寸法である。
【００１５】しかして、以上のように構成された多層回
路基板では、第１同軸線パターン３３の両側にアースパ
ターン３５の形成される第１同軸線基板３１と、第２同
軸線パターン４１の両側にアースパターン３５の形成さ
れる第２同軸線基板３９との間に、アースパターン３５
の形成される中間アース基板４３を配置するともに、第
１同軸線基板３１および第２同軸線基板３９の外側に、
外側アース基板４５，４７を配置し、さらに、各基板３
１，３９，４３，４５，４７のアースパターン３５を、
ビアホール３７により電気的に導通したので、同軸回路
を基板内に、安価，確実に形成することができる。
路基板では、第１同軸線パターン３３の両側にアースパ
ターン３５の形成される第１同軸線基板３１と、第２同
軸線パターン４１の両側にアースパターン３５の形成さ
れる第２同軸線基板３９との間に、アースパターン３５
の形成される中間アース基板４３を配置するともに、第
１同軸線基板３１および第２同軸線基板３９の外側に、
外側アース基板４５，４７を配置し、さらに、各基板３
１，３９，４３，４５，４７のアースパターン３５を、
ビアホール３７により電気的に導通したので、同軸回路
を基板内に、安価，確実に形成することができる。
【００１６】すなわち、以上のように構成された多層回
路基板では、同軸回路を、従来のように高価な同軸線材
を使用することなく、第１同軸線パターン３３および第
２同軸線パターン４１により形成したので、非常に安価
なものとなる。また、第１同軸線パターン３３および第
２同軸線パターン４１が、各基板３１，３９，４３，４
５，４７のアースパターン３５により囲繞され、確実に
シールドされるため、ノイズ，漏話，損失等の安定した
同軸回路となる。
路基板では、同軸回路を、従来のように高価な同軸線材
を使用することなく、第１同軸線パターン３３および第
２同軸線パターン４１により形成したので、非常に安価
なものとなる。また、第１同軸線パターン３３および第
２同軸線パターン４１が、各基板３１，３９，４３，４
５，４７のアースパターン３５により囲繞され、確実に
シールドされるため、ノイズ，漏話，損失等の安定した
同軸回路となる。
【００１７】さらに、第１同軸線パターン３３により形
成される回路と、第２同軸線パターン４１により形成さ
れる回路とを、全くバランスの取れた実装配置とし、か
つバランスの取れたパターンルートにすることが容易に
可能となる。さらに、また、同軸回路が多層回路基板内
に形成されるため、特別な実装スペースが不要となり、
高密度実装に非常に適したものとなる。
成される回路と、第２同軸線パターン４１により形成さ
れる回路とを、全くバランスの取れた実装配置とし、か
つバランスの取れたパターンルートにすることが容易に
可能となる。さらに、また、同軸回路が多層回路基板内
に形成されるため、特別な実装スペースが不要となり、
高密度実装に非常に適したものとなる。
【００１８】また、以上のように構成された多層回路基
板では、第１同軸線パターン３３および第２同軸線パタ
ーン４１の肉厚ｄ、および、前述した間隔Ｄを変化する
ことにより、前述した式に基づいてインピーダンスを容
易に決定することが可能となる。
板では、第１同軸線パターン３３および第２同軸線パタ
ーン４１の肉厚ｄ、および、前述した間隔Ｄを変化する
ことにより、前述した式に基づいてインピーダンスを容
易に決定することが可能となる。
【００１９】
【発明の効果】以上述べたように、本発明の多層回路基
板では、第１同軸線パターンの両側にアースパターンの
形成される第１同軸線基板と、第２同軸線パターンの両
側にアースパターンの形成される第２同軸線基板との間
に、アースパターンの形成される中間アース基板を配置
するともに、第１同軸線基板および第２同軸線基板の外
側に、外側アース基板を配置し、さらに、各基板のアー
スパターンを、ビアホールにより電気的に導通したので
、同軸回路を基板内に、安価，確実に形成することがで
きるという利点がある。
板では、第１同軸線パターンの両側にアースパターンの
形成される第１同軸線基板と、第２同軸線パターンの両
側にアースパターンの形成される第２同軸線基板との間
に、アースパターンの形成される中間アース基板を配置
するともに、第１同軸線基板および第２同軸線基板の外
側に、外側アース基板を配置し、さらに、各基板のアー
スパターンを、ビアホールにより電気的に導通したので
、同軸回路を基板内に、安価，確実に形成することがで
きるという利点がある。
【図１】本発明の多層回路基板の一実施例を示す分解斜
視図である。
視図である。
【図２】図１のＩＩ−ＩＩ線に沿う断面図である。
【図３】図１の多層回路基板を概略的に示す上面図であ
る。
る。
【図４】図２の同軸回路の詳細を示す断面図である。
【図５】従来の同軸回路の形成されるプリント基板を示
す斜視図である。
す斜視図である。
【図６】図５の同軸回路による信号の合成を示す説明図
である。
である。
３１ 第１同軸線基板
３３ 第１同軸線パターン
３５ アースパターン
３７ ビアホール
３９ 第２同軸線基板
４１ 第２同軸線パターン
４３ 中間アース基板
４５，４７ 外側アース基板
Claims (1)
- 【請求項１】 第１同軸線パターンの両側にアースパ
ターンの形成される第１同軸線基板と、第２同軸線パタ
ーンの両側にアースパターンの形成される第２同軸線基
板との間に、アースパターンの形成される中間アース基
板を配置するともに、前記第１同軸線基板および第２同
軸線基板の外側に、外側アース基板を配置し、さらに、
前記各基板のアースパターンを、ビアホールにより電気
的に導通してなることを特徴とする多層回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3060305A JP2500155B2 (ja) | 1991-03-25 | 1991-03-25 | 多層回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3060305A JP2500155B2 (ja) | 1991-03-25 | 1991-03-25 | 多層回路基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04296095A true JPH04296095A (ja) | 1992-10-20 |
| JP2500155B2 JP2500155B2 (ja) | 1996-05-29 |
Family
ID=13138318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3060305A Expired - Fee Related JP2500155B2 (ja) | 1991-03-25 | 1991-03-25 | 多層回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2500155B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013175774A (ja) * | 2007-03-23 | 2013-09-05 | Huawei Technologies Co Ltd | プリント回路基板、プリント回路基板の形成方法、及び、最終製品のメインボード |
| US8723047B2 (en) | 2007-03-23 | 2014-05-13 | Huawei Technologies Co., Ltd. | Printed circuit board, design method thereof and mainboard of terminal product |
| CN108093558A (zh) * | 2017-12-14 | 2018-05-29 | 郑州云海信息技术有限公司 | 一种降低辐射效应的主板设计方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01143403A (ja) * | 1987-11-30 | 1989-06-06 | Nec Corp | 遅延線路 |
| JPH04246901A (ja) * | 1991-01-31 | 1992-09-02 | Tdk Corp | 高周波フィルタ |
-
1991
- 1991-03-25 JP JP3060305A patent/JP2500155B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01143403A (ja) * | 1987-11-30 | 1989-06-06 | Nec Corp | 遅延線路 |
| JPH04246901A (ja) * | 1991-01-31 | 1992-09-02 | Tdk Corp | 高周波フィルタ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013175774A (ja) * | 2007-03-23 | 2013-09-05 | Huawei Technologies Co Ltd | プリント回路基板、プリント回路基板の形成方法、及び、最終製品のメインボード |
| US8723047B2 (en) | 2007-03-23 | 2014-05-13 | Huawei Technologies Co., Ltd. | Printed circuit board, design method thereof and mainboard of terminal product |
| US9519308B2 (en) | 2007-03-23 | 2016-12-13 | Huawei Technologies Co., Ltd. | Printed circuit board, design method thereof and mainboard of terminal product |
| CN108093558A (zh) * | 2017-12-14 | 2018-05-29 | 郑州云海信息技术有限公司 | 一种降低辐射效应的主板设计方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2500155B2 (ja) | 1996-05-29 |
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