JPH04296933A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04296933A JPH04296933A JP3705391A JP3705391A JPH04296933A JP H04296933 A JPH04296933 A JP H04296933A JP 3705391 A JP3705391 A JP 3705391A JP 3705391 A JP3705391 A JP 3705391A JP H04296933 A JPH04296933 A JP H04296933A
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- carry
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- adder
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサなど
のように演算処理機能をもつ半導体集積回路装置に関し
、特にキャリー出力を先見するためのキャリールックア
ヘッド回路を備えた演算器のレイアウト構造に関するも
のである。
のように演算処理機能をもつ半導体集積回路装置に関し
、特にキャリー出力を先見するためのキャリールックア
ヘッド回路を備えた演算器のレイアウト構造に関するも
のである。
【０００２】
【従来の技術】まず、従来技術を説明するための技術的
背景の一例について図３を用いて説明する。図３に示し
たように、２つのメモリ１Ａ，メモリ１Ｂの出力を演算
処理する場合、レイアウト設計において（１）レギュラ
リティが確保できない、また（２）各メモリ１Ａ，メモ
リ１Ｂから演算器６までの配線が長くなることによるレ
イアウト面積の増大，及び配線遅延による処理速度の低
下等の問題点を解決するように設計する必要があった。 これらの問題を解消するために、複数のメモリセル群を
ビットアレイ毎に交互に隣接配置し、これを１つのメモ
リセルアレイとして構成し、メモリセルの各ビットアレ
イ位置に対応した演算器の各ビットを配置するようにし
たものがある。以下、この技術におけるレイアウト構成
を示した図４を参照してさらに詳述する。
背景の一例について図３を用いて説明する。図３に示し
たように、２つのメモリ１Ａ，メモリ１Ｂの出力を演算
処理する場合、レイアウト設計において（１）レギュラ
リティが確保できない、また（２）各メモリ１Ａ，メモ
リ１Ｂから演算器６までの配線が長くなることによるレ
イアウト面積の増大，及び配線遅延による処理速度の低
下等の問題点を解決するように設計する必要があった。 これらの問題を解消するために、複数のメモリセル群を
ビットアレイ毎に交互に隣接配置し、これを１つのメモ
リセルアレイとして構成し、メモリセルの各ビットアレ
イ位置に対応した演算器の各ビットを配置するようにし
たものがある。以下、この技術におけるレイアウト構成
を示した図４を参照してさらに詳述する。
【０００３】図４において、１は２種のメモリセル群Ａ
０〜Ａｎ−１，Ｂ０〜Ｂｎ−１を各ビット列毎に交互に
配置したメモリセルアレイで、メモリセル群Ａ０〜Ａｎ
−１は図３に示したメモリ１Ａに、メモリセル群Ｂ０〜
Ｂｎ−１は図３に示したメモリ１Ｂに対応する。２はこ
のメモリセルアレイ１に対応する入力回路で、メモリセ
ルアレイ１内のメモリセルにデータを入力するためのも
のである。３はメモリセルアレイ１に対応する出力回路
で、メモリセルアレイ１内のメモリセルから読み出され
たデータを出力するためのものである。４，５はメモリ
セルアレイ１を構成する２種のメモリセル群Ａ０〜Ａｎ
−１，Ｂ０〜Ｂｎ−１から任意のメモリセルを選択する
ためのアドレスデコーダで、一方のアドレスデコーダ４
は１つのメモリセル群Ａ０〜Ａｎ−１に、他方のアドレ
スデコーダ５はもう１つのメモリセル群Ｂ０〜Ｂｎ−１
にそれぞれ対応している。６はこの２種のメモリセル群
Ａ０〜Ａｎ−１，Ｂ０〜Ｂｎ−１の各出力を演算する全
加算器ＦＡ０〜ＦＡｎ−１からなる演算回路つまり加算
回路、７はこの加算回路６を高速に動作させるためのキ
ャリールックアヘッド回路である。
０〜Ａｎ−１，Ｂ０〜Ｂｎ−１を各ビット列毎に交互に
配置したメモリセルアレイで、メモリセル群Ａ０〜Ａｎ
−１は図３に示したメモリ１Ａに、メモリセル群Ｂ０〜
Ｂｎ−１は図３に示したメモリ１Ｂに対応する。２はこ
のメモリセルアレイ１に対応する入力回路で、メモリセ
ルアレイ１内のメモリセルにデータを入力するためのも
のである。３はメモリセルアレイ１に対応する出力回路
で、メモリセルアレイ１内のメモリセルから読み出され
たデータを出力するためのものである。４，５はメモリ
セルアレイ１を構成する２種のメモリセル群Ａ０〜Ａｎ
−１，Ｂ０〜Ｂｎ−１から任意のメモリセルを選択する
ためのアドレスデコーダで、一方のアドレスデコーダ４
は１つのメモリセル群Ａ０〜Ａｎ−１に、他方のアドレ
スデコーダ５はもう１つのメモリセル群Ｂ０〜Ｂｎ−１
にそれぞれ対応している。６はこの２種のメモリセル群
Ａ０〜Ａｎ−１，Ｂ０〜Ｂｎ−１の各出力を演算する全
加算器ＦＡ０〜ＦＡｎ−１からなる演算回路つまり加算
回路、７はこの加算回路６を高速に動作させるためのキ
ャリールックアヘッド回路である。
【０００４】次に本回路の動作を説明する。今、メモリ
セルアレイ１にデータが記憶された状態であると仮定す
る。まず各アドレスデコーダ４及び５にアドレス値ＡＤ
Ａ，ＡＤＢを与えると、このアドレス入力は各々デコー
ドされ、アドレス値ＡＤＡに相当するｎビットのメモリ
セルがメモリセル群Ａ０〜Ａｎ−１から、アドレス値Ａ
ＤＢに相当するｎビットのメモリセルがメモリセル群Ｂ
０〜Ｂｎ−１から選択される。次に読み出し信号をメモ
リセルアレイ１に与えると、選択されたメモリセルに記
憶されたデータが出力回路３を経由して出力される。
セルアレイ１にデータが記憶された状態であると仮定す
る。まず各アドレスデコーダ４及び５にアドレス値ＡＤ
Ａ，ＡＤＢを与えると、このアドレス入力は各々デコー
ドされ、アドレス値ＡＤＡに相当するｎビットのメモリ
セルがメモリセル群Ａ０〜Ａｎ−１から、アドレス値Ａ
ＤＢに相当するｎビットのメモリセルがメモリセル群Ｂ
０〜Ｂｎ−１から選択される。次に読み出し信号をメモ
リセルアレイ１に与えると、選択されたメモリセルに記
憶されたデータが出力回路３を経由して出力される。
【０００５】このとき、アドレス値ＡＤＡにより選択さ
れたメモリセルから読み出され出力回路３から出力され
たデータをＯＡ、アドレス値ＡＤＢにより選択されたメ
モリセルから読み出されて出力回路３から出力されたデ
ータをＯＢとする。これら出力データＯＡ，ＯＢは各々
外部へ出力されると同時に、加算回路６に与えられて演
算され、出力データＯＳとして外部へ出力される。ただ
し、ここでは近年の半導体集積回路への高速化の要求に
対応するため、加算回路６にはキャリールックアヘッド
回路７を付加している。以上のようにメモリセルアレイ
１から２種のデータを読み出し、その２種のデータを入
力として演算（加算）する技術を背景として、従来によ
る演算（加算）回路のレイアウトについて以下に説明す
る。
れたメモリセルから読み出され出力回路３から出力され
たデータをＯＡ、アドレス値ＡＤＢにより選択されたメ
モリセルから読み出されて出力回路３から出力されたデ
ータをＯＢとする。これら出力データＯＡ，ＯＢは各々
外部へ出力されると同時に、加算回路６に与えられて演
算され、出力データＯＳとして外部へ出力される。ただ
し、ここでは近年の半導体集積回路への高速化の要求に
対応するため、加算回路６にはキャリールックアヘッド
回路７を付加している。以上のようにメモリセルアレイ
１から２種のデータを読み出し、その２種のデータを入
力として演算（加算）する技術を背景として、従来によ
る演算（加算）回路のレイアウトについて以下に説明す
る。
【０００６】図４は、従来のキャリールックアヘッド回
路を内蔵した加算回路のレイアウト構成を示している。 ここでは加算回路６として複数ビットに対応して複数の
全加算器を用いたものであり、各全加算器としてマンチ
ェスター型のものを用いて説明する。すなわちこの回路
は、図５に示すように、加算及び被加算信号となる２つ
の信号Ｘ，Ｙを入力とし、桁上げ信号となるキャリー入
力Ｃｉをキャリー出力へ伝播するか否かのプロパゲート
信号Ｐを発生するＥＸＯＲ（排他的オア）回路６１から
なる第１の論理部と、同じく２つの信号Ｘ，Ｙを入力と
しキャリー出力生成のためのジェネレート信号Ｇを発生
するＡＮＤ回路６２からなる第２の論理部と、プロパゲ
ート信号Ｐによりキャリー出力Ｃｏとしてキャリー入力
信号Ｃｉを出力するか，ＡＮＤ回路６２の出力信号を出
力するかを選択する選択回路６３からなる第３の論理部
と、和（ｓｕｍ）出力Ｓを発生するＥＸＯＲ回路６４か
らなる第４の論理部とによって構成されている。このと
き、選択回路６３はＡＮＤ回路６３１とＯＲ回路６３２
からなる。
路を内蔵した加算回路のレイアウト構成を示している。 ここでは加算回路６として複数ビットに対応して複数の
全加算器を用いたものであり、各全加算器としてマンチ
ェスター型のものを用いて説明する。すなわちこの回路
は、図５に示すように、加算及び被加算信号となる２つ
の信号Ｘ，Ｙを入力とし、桁上げ信号となるキャリー入
力Ｃｉをキャリー出力へ伝播するか否かのプロパゲート
信号Ｐを発生するＥＸＯＲ（排他的オア）回路６１から
なる第１の論理部と、同じく２つの信号Ｘ，Ｙを入力と
しキャリー出力生成のためのジェネレート信号Ｇを発生
するＡＮＤ回路６２からなる第２の論理部と、プロパゲ
ート信号Ｐによりキャリー出力Ｃｏとしてキャリー入力
信号Ｃｉを出力するか，ＡＮＤ回路６２の出力信号を出
力するかを選択する選択回路６３からなる第３の論理部
と、和（ｓｕｍ）出力Ｓを発生するＥＸＯＲ回路６４か
らなる第４の論理部とによって構成されている。このと
き、選択回路６３はＡＮＤ回路６３１とＯＲ回路６３２
からなる。
【０００７】また図６に、キャリールックアヘッド回路
を使用した並列加算回路の一例を示す。同図に示したよ
うに、加算回路６を４ビット毎の全加算器ＦＡに分割し
、キャリールックアヘッド回路６ａは４ビット分の各全
加算器ＦＡのプロパゲート信号Ｐ（Ｐ４ｉ〜Ｐ４ｉ＋３
）を入力とするＡＮＤ回路７１を有し、そのプロパゲー
ト信号Ｐのアンド出力により４ビットの最下位ビットの
キャリー入力Ｃｉまたは４ビットの最上位ビットの全加
算器ＦＡのキャリー出力Ｃｏをマルチプレクサ（ＭＵＸ
）７２で選択して、上位へのキャリー信号を発生するも
のとなっている。
を使用した並列加算回路の一例を示す。同図に示したよ
うに、加算回路６を４ビット毎の全加算器ＦＡに分割し
、キャリールックアヘッド回路６ａは４ビット分の各全
加算器ＦＡのプロパゲート信号Ｐ（Ｐ４ｉ〜Ｐ４ｉ＋３
）を入力とするＡＮＤ回路７１を有し、そのプロパゲー
ト信号Ｐのアンド出力により４ビットの最下位ビットの
キャリー入力Ｃｉまたは４ビットの最上位ビットの全加
算器ＦＡのキャリー出力Ｃｏをマルチプレクサ（ＭＵＸ
）７２で選択して、上位へのキャリー信号を発生するも
のとなっている。
【０００８】なお、図中Ｘ４ｉ〜Ｘ４ｉ＋３は４ビット
の各全加算器ＦＡへ入力する信号を、Ｙ４ｉ〜Ｙ４ｉ＋
３は同じく各全加算器ＦＡへ入力する信号をそれぞれ示
す。またＣｉは下位ビットのキャリー入力を、そしてＳ
４ｉ〜Ｓ４ｉ＋３は各全加算器ＦＡの和出力を示してい
る。
の各全加算器ＦＡへ入力する信号を、Ｙ４ｉ〜Ｙ４ｉ＋
３は同じく各全加算器ＦＡへ入力する信号をそれぞれ示
す。またＣｉは下位ビットのキャリー入力を、そしてＳ
４ｉ〜Ｓ４ｉ＋３は各全加算器ＦＡの和出力を示してい
る。
【０００９】以上の論理回路の場合、従来のレイアウト
の構成は図７に示すとおりになる。すなわち全加算器Ｆ
Ａは各々の信号Ｘ４ｉ〜Ｘ４ｉ＋３，Ｙ４ｉ〜Ｙ４ｉ＋
３を入力とし、プロパゲート信号Ｐを発生するプロパゲ
ート信号生成回路としてのＥＸＯＲ回路６１と、キャリ
ー出力生成のためのジェネレート信号Ｇを発生するＡＮ
Ｄ回路６２と、キャリー出力信号Ｃｏを発生する選択回
路６３と、和出力信号Ｓを発生するＥＸＯＲ回路６４の
順にメモリセルアレイ１の一端側にレイアウトされる。 そして全加算器ＦＡは入力Ｘ４ｉ〜Ｘ４ｉ＋３，Ｙ４ｉ
〜Ｙ４ｉ＋３に対して並列にレイアウトされ、加算回路
６が形成される。また、キャリールックアヘッド回路７
は全加算器４ビット毎に付加されており、上記加算回路
６のレイアウトは上述した図４のようにメモリの出力回
路３に隣接して配置される構成となっている。したがっ
て、面積的に効率のよいレイアウトとするには、全加算
器のレイアウト幅はメモリのビット列の幅（例えばＡ０
，Ｂ０を合わせた幅）と同じでなければならない。
の構成は図７に示すとおりになる。すなわち全加算器Ｆ
Ａは各々の信号Ｘ４ｉ〜Ｘ４ｉ＋３，Ｙ４ｉ〜Ｙ４ｉ＋
３を入力とし、プロパゲート信号Ｐを発生するプロパゲ
ート信号生成回路としてのＥＸＯＲ回路６１と、キャリ
ー出力生成のためのジェネレート信号Ｇを発生するＡＮ
Ｄ回路６２と、キャリー出力信号Ｃｏを発生する選択回
路６３と、和出力信号Ｓを発生するＥＸＯＲ回路６４の
順にメモリセルアレイ１の一端側にレイアウトされる。 そして全加算器ＦＡは入力Ｘ４ｉ〜Ｘ４ｉ＋３，Ｙ４ｉ
〜Ｙ４ｉ＋３に対して並列にレイアウトされ、加算回路
６が形成される。また、キャリールックアヘッド回路７
は全加算器４ビット毎に付加されており、上記加算回路
６のレイアウトは上述した図４のようにメモリの出力回
路３に隣接して配置される構成となっている。したがっ
て、面積的に効率のよいレイアウトとするには、全加算
器のレイアウト幅はメモリのビット列の幅（例えばＡ０
，Ｂ０を合わせた幅）と同じでなければならない。
【００１０】このとき、メモリセル列の幅は短い場合が
多く、この幅に合わせた全加算器の幅も狭くなり、細長
いレイアウトにならざるを得ない。ところが、キャリー
ルックアヘッド回路７の入力信号となるプロパゲート信
号Ｐのレイアウト上の配線長は、全加算器が細長いレイ
アウトになるに従って長くなり、配線遅延が大きくなる
。加算回路の動作速度はキャリーの伝播速度に依存して
おり、キャリー信号を高速に生成するためのキャリール
ックアヘッド回路の入力信号であるプロパゲート信号Ｐ
の遅延は加算回路の動作速度の低下を招くことになる。
多く、この幅に合わせた全加算器の幅も狭くなり、細長
いレイアウトにならざるを得ない。ところが、キャリー
ルックアヘッド回路７の入力信号となるプロパゲート信
号Ｐのレイアウト上の配線長は、全加算器が細長いレイ
アウトになるに従って長くなり、配線遅延が大きくなる
。加算回路の動作速度はキャリーの伝播速度に依存して
おり、キャリー信号を高速に生成するためのキャリール
ックアヘッド回路の入力信号であるプロパゲート信号Ｐ
の遅延は加算回路の動作速度の低下を招くことになる。
【００１１】
【発明が解決しようとする課題】このように従来の加算
器のレイアウトは、プロパゲート信号を発生する回路と
キャリールックアヘッド回路が離れて構成されているの
で、プロパゲート信号がキャリールックアヘッド回路に
入力するまでの配線が長くなり、遅延が生じる。そのた
めキャリー伝播遅延が大きくなり、加算器の動作速度が
低下するなどの問題があった。
器のレイアウトは、プロパゲート信号を発生する回路と
キャリールックアヘッド回路が離れて構成されているの
で、プロパゲート信号がキャリールックアヘッド回路に
入力するまでの配線が長くなり、遅延が生じる。そのた
めキャリー伝播遅延が大きくなり、加算器の動作速度が
低下するなどの問題があった。
【００１２】本発明は上記のような問題点を解消するた
めになされたもので、キャリールックアヘッド回路を備
えた加算器などの演算回路においてキャリ生成経路の配
線遅延を小さくして、高速化を可能にした半導体集積回
路装置を得ることを目的とする。
めになされたもので、キャリールックアヘッド回路を備
えた加算器などの演算回路においてキャリ生成経路の配
線遅延を小さくして、高速化を可能にした半導体集積回
路装置を得ることを目的とする。
【００１３】
【課題を解決するための手段】本発明に係る半導体集積
回路装置は、キャリー出力を先見するためのキャリール
ックアヘッド回路と，キャリー信号の伝播を制御するプ
ロパゲート信号を生成するプロパゲート信号生成回路を
備えた演算回路を有し、そのキャリールックアヘッド回
路をプロパゲート信号生成回路に隣接配置したレイアウ
ト構成にしたものである。
回路装置は、キャリー出力を先見するためのキャリール
ックアヘッド回路と，キャリー信号の伝播を制御するプ
ロパゲート信号を生成するプロパゲート信号生成回路を
備えた演算回路を有し、そのキャリールックアヘッド回
路をプロパゲート信号生成回路に隣接配置したレイアウ
ト構成にしたものである。
【００１４】
【作用】本発明においては、プロパゲート信号生成回路
とキャリールックアヘッド回路の隣接配置によりプロパ
ゲート信号経路の配線が短くなり、その配線遅延を減少
できる。これによって、演算回路のレイアウト領域の幅
が狭い場合でもその回路の動作速度が低下することはな
い。
とキャリールックアヘッド回路の隣接配置によりプロパ
ゲート信号経路の配線が短くなり、その配線遅延を減少
できる。これによって、演算回路のレイアウト領域の幅
が狭い場合でもその回路の動作速度が低下することはな
い。
【００１５】
【実施例】以下、本発明の一実施例を図について説明す
る。図１は、本発明の一実施例による加算回路のレイア
ウトを内蔵したメモリ回路を示す概略構成図である。同
図において、１は２種のメモリセル群ＡＯ〜Ａｎ−１，
Ｂ０〜Ｂｎ−１を各ビット列毎に交互に配置したメモリ
セルアレイ、２はこのメモリセルアレイ１に対応する入
力回路、３はメモリセルアレイ１に対応する出力回路、
４，５はメモリセルアレイ１を構成する２種のメモリセ
ル群ＡＯ〜Ａｎ−１，Ｂ０〜Ｂｎ−１から任意のメモリ
セルを選択するためのアドレスデコーダ、６はこの２種
のメモリセル群ＡＯ〜Ａｎ−１，Ｂ０〜Ｂｎ−１の各出
力を加算する全加算器からなる加算回路である。ここで
、メモリ部分については従来技術の項で説明した構成と
同様である。
る。図１は、本発明の一実施例による加算回路のレイア
ウトを内蔵したメモリ回路を示す概略構成図である。同
図において、１は２種のメモリセル群ＡＯ〜Ａｎ−１，
Ｂ０〜Ｂｎ−１を各ビット列毎に交互に配置したメモリ
セルアレイ、２はこのメモリセルアレイ１に対応する入
力回路、３はメモリセルアレイ１に対応する出力回路、
４，５はメモリセルアレイ１を構成する２種のメモリセ
ル群ＡＯ〜Ａｎ−１，Ｂ０〜Ｂｎ−１から任意のメモリ
セルを選択するためのアドレスデコーダ、６はこの２種
のメモリセル群ＡＯ〜Ａｎ−１，Ｂ０〜Ｂｎ−１の各出
力を加算する全加算器からなる加算回路である。ここで
、メモリ部分については従来技術の項で説明した構成と
同様である。
【００１６】以下では本発明の特徴となっている加算回
路のレイアウトについて図２を参照して詳述する。図２
は本発明による加算回路のレイアウト構成図であり、こ
こでは加算回路６を構成する各全加算器ＦＡとして例え
ば図５に示すマンチェスター型のものを用いて説明する
。この全加算器ＦＡは、図５に示すように、２つの信号
Ｘ，Ｙを入力としこれら２つの信号を論理演算して、キ
ャリー入力Ｃｉをキャリー出力へ伝播するか否かを決定
するプロパゲート信号Ｐを発生するＥＸＯＲ回路からな
る第１の論理部となるプロパゲート信号生成回路６１と
、同じく２つの信号Ｘ，Ｙを入力としてこれら２つの信
号を論理演算してキャリー出力生成のためのジェネレー
ト信号Ｇを発生するＡＮＤ回路からなる第２の論理部と
なるジェネレート信号発生部６２と、プロパゲート信号
Ｐによってキャリー出力Ｃｏとしてキャリー入力信号を
伝播するか，あるいはジェネレート信号Ｇを出力するか
を選択するための選択回路６３からなる第３の論理部と
、和出力信号Ｓを発生するためのＥＸＯＲ回路からなる
第４の論理部となる出力信号発生部６４とにより構成さ
れる。そして全加算器ＦＡの４ビット毎にキャリールッ
クアヘッド回路６ａが付加されている。
路のレイアウトについて図２を参照して詳述する。図２
は本発明による加算回路のレイアウト構成図であり、こ
こでは加算回路６を構成する各全加算器ＦＡとして例え
ば図５に示すマンチェスター型のものを用いて説明する
。この全加算器ＦＡは、図５に示すように、２つの信号
Ｘ，Ｙを入力としこれら２つの信号を論理演算して、キ
ャリー入力Ｃｉをキャリー出力へ伝播するか否かを決定
するプロパゲート信号Ｐを発生するＥＸＯＲ回路からな
る第１の論理部となるプロパゲート信号生成回路６１と
、同じく２つの信号Ｘ，Ｙを入力としてこれら２つの信
号を論理演算してキャリー出力生成のためのジェネレー
ト信号Ｇを発生するＡＮＤ回路からなる第２の論理部と
なるジェネレート信号発生部６２と、プロパゲート信号
Ｐによってキャリー出力Ｃｏとしてキャリー入力信号を
伝播するか，あるいはジェネレート信号Ｇを出力するか
を選択するための選択回路６３からなる第３の論理部と
、和出力信号Ｓを発生するためのＥＸＯＲ回路からなる
第４の論理部となる出力信号発生部６４とにより構成さ
れる。そして全加算器ＦＡの４ビット毎にキャリールッ
クアヘッド回路６ａが付加されている。
【００１７】本実施例は、図２に示すように、加算回路
６を４ビット毎の全加算器ＦＡに分割し、キャリールッ
クアヘッド回路６ａは、上述した図６の回路と同様に、
４ビット分の各全加算器ＦＡのプロパゲート信号Ｐ（Ｐ
４ｉ〜Ｐ４ｉ＋３）のアンド出力により４ビットの最下
位ビットのキャリー入力Ｃｉまたは４ビットの最上位ビ
ットの全加算器ＦＡのキャリ出力Ｃｏを選択して、上位
へのキャリー信号を発生するものとなっている。そして
、レイアウト構成としてキャリールックアヘッド回路６
ａはプロパゲート信号Ｐを発生するプロパゲート信号生
成回路６１に隣接された配置になっている。つまり、加
算回路６を、プロパゲート信号生成回路６１からなる第
１のブロックと、ジェネレート信号発生部６２，選択回
路６３及び出力信号発生部６４からなる第２のブロック
に分割し、加算回路６における第１のブロックと第２の
ブロックとの間にキャリールックアヘッド回路６ａを配
置したことを特徴としている。なお、図中同一符号は同
一または相当部分を示している。
６を４ビット毎の全加算器ＦＡに分割し、キャリールッ
クアヘッド回路６ａは、上述した図６の回路と同様に、
４ビット分の各全加算器ＦＡのプロパゲート信号Ｐ（Ｐ
４ｉ〜Ｐ４ｉ＋３）のアンド出力により４ビットの最下
位ビットのキャリー入力Ｃｉまたは４ビットの最上位ビ
ットの全加算器ＦＡのキャリ出力Ｃｏを選択して、上位
へのキャリー信号を発生するものとなっている。そして
、レイアウト構成としてキャリールックアヘッド回路６
ａはプロパゲート信号Ｐを発生するプロパゲート信号生
成回路６１に隣接された配置になっている。つまり、加
算回路６を、プロパゲート信号生成回路６１からなる第
１のブロックと、ジェネレート信号発生部６２，選択回
路６３及び出力信号発生部６４からなる第２のブロック
に分割し、加算回路６における第１のブロックと第２の
ブロックとの間にキャリールックアヘッド回路６ａを配
置したことを特徴としている。なお、図中同一符号は同
一または相当部分を示している。
【００１８】このように上記実施例構成の加算回路によ
ると、キャリールックアヘッド回路６ａを全加算器ＦＡ
のプロパゲート信号生成回路６１に隣接配置することに
より、全加算器のプロパゲート信号出力からキャリール
ックアヘッド回路６ａへのプロパゲート信号入力への配
線が短くなる。そのため、そのキャリー生成経路の配線
遅延が小さくなり、加算回路の高速化をはかることがで
きる。
ると、キャリールックアヘッド回路６ａを全加算器ＦＡ
のプロパゲート信号生成回路６１に隣接配置することに
より、全加算器のプロパゲート信号出力からキャリール
ックアヘッド回路６ａへのプロパゲート信号入力への配
線が短くなる。そのため、そのキャリー生成経路の配線
遅延が小さくなり、加算回路の高速化をはかることがで
きる。
【００１９】なお、上記実施例では、加算回路の入力と
してメモリの出力を用いたものを示したが、もちろん入
力は何らメモリの出力に限ったものではない。また上記
実施例では加算器の例を示したが、これに限らず、減算
器，ＡＬＵ等のキャリールックアヘッド回路を用いるも
のなら、どんなものでも同様の効果を奏する。また加算
回路はマンチェスター型のものなら、どんなものでも同
様の効果を奏する。また上記実施例では、全加算器を４
ビット毎に分割してキャリールックアヘッド回路を付加
する例を示したが、全加算器のビットの分割は何ビット
毎でもよく、どんなものでも同様の効果を奏する。
してメモリの出力を用いたものを示したが、もちろん入
力は何らメモリの出力に限ったものではない。また上記
実施例では加算器の例を示したが、これに限らず、減算
器，ＡＬＵ等のキャリールックアヘッド回路を用いるも
のなら、どんなものでも同様の効果を奏する。また加算
回路はマンチェスター型のものなら、どんなものでも同
様の効果を奏する。また上記実施例では、全加算器を４
ビット毎に分割してキャリールックアヘッド回路を付加
する例を示したが、全加算器のビットの分割は何ビット
毎でもよく、どんなものでも同様の効果を奏する。
【００２０】要するに、本発明は、複数ビットからなる
第１の信号と複数ビットからなる第２の信号とが入力さ
れ、これら第１及び第２の信号における対応したビット
毎に論理手段を有し、上記第１及び第２の信号を論理演
算して演算結果を出力する演算回路と、この演算回路に
おける各論理手段からの信号を受けて上記演算回路を高
速に動作させるためのキャリールックアヘッド回路とを
備え、上記演算回路の各論理手段における複数の論理部
を２つのブロックに分割し、分割された２つのブロック
の間にキャリールックアヘッド回路を配置したものを少
なくとも含むものである。
第１の信号と複数ビットからなる第２の信号とが入力さ
れ、これら第１及び第２の信号における対応したビット
毎に論理手段を有し、上記第１及び第２の信号を論理演
算して演算結果を出力する演算回路と、この演算回路に
おける各論理手段からの信号を受けて上記演算回路を高
速に動作させるためのキャリールックアヘッド回路とを
備え、上記演算回路の各論理手段における複数の論理部
を２つのブロックに分割し、分割された２つのブロック
の間にキャリールックアヘッド回路を配置したものを少
なくとも含むものである。
【００２１】
【発明の効果】以上のように本発明によれば、加算器の
レイアウトでプロパゲート信号生成回路とキャリールッ
クアヘッド回路を近隣に配置したので、プロパゲート信
号の配線が短くなり、配線遅延が減少して、高速な加算
器などの演算装置が得られる効果がある。
レイアウトでプロパゲート信号生成回路とキャリールッ
クアヘッド回路を近隣に配置したので、プロパゲート信
号の配線が短くなり、配線遅延が減少して、高速な加算
器などの演算装置が得られる効果がある。
【図１】本発明の一実施例による加算回路のレイアウト
を内蔵したメモリ回路を示す概略図である。
を内蔵したメモリ回路を示す概略図である。
【図２】図１の実施例における加算回路のレイアウトの
詳細な例を示す図である。
詳細な例を示す図である。
【図３】２つのメモリ回路の出力を演算する技術を示す
説明図である
説明図である
【図４】従来の技術的背景を説明するための加算回路の
レイアウトを内蔵したメモリ回路を示す概略図である。
レイアウトを内蔵したメモリ回路を示す概略図である。
【図５】通常の全加算器の例を示す構成図である。
【図６】キャリールックアヘッド回路を備えた加算回路
を示す構成図である。
を示す構成図である。
【図７】図４における加算回路のレイアウトの詳細を示
す図である。
す図である。
６ 加算回路（演算回路）
６ａ キャリールックアヘッド回路
６１ プロパゲート信号生成回路（ＥＸＯＲ回路）６
２ ＡＮＤ回路 ６３ 選択回路
２ ＡＮＤ回路 ６３ 選択回路
Claims (1)
- 【請求項１】 キャリー出力を先見するためのキャリ
ールックアヘッド回路と，キャリー信号の伝播を制御す
るプロパゲート信号を生成するためのプロパゲート回路
を備えた演算回路を具備し、上記キャリールックアヘッ
ド回路と上記プロパゲート信号生成回路を隣接配置した
レイアウト構成にしたことを特徴とする半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3705391A JPH04296933A (ja) | 1991-03-04 | 1991-03-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3705391A JPH04296933A (ja) | 1991-03-04 | 1991-03-04 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04296933A true JPH04296933A (ja) | 1992-10-21 |
Family
ID=12486835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3705391A Pending JPH04296933A (ja) | 1991-03-04 | 1991-03-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04296933A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS595349A (ja) * | 1982-07-01 | 1984-01-12 | Yokogawa Hewlett Packard Ltd | 加算器 |
| JPS60144825A (ja) * | 1983-09-20 | 1985-07-31 | デイジタル イクイプメント コ−ポレ−シヨン | 桁上げ長さ検出式の演算論理ユニツト |
| JPS63259719A (ja) * | 1987-04-17 | 1988-10-26 | Toshiba Corp | 桁上げ先見回路 |
| JPH02220130A (ja) * | 1989-02-22 | 1990-09-03 | Hitachi Ltd | 論理回路 |
-
1991
- 1991-03-04 JP JP3705391A patent/JPH04296933A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS595349A (ja) * | 1982-07-01 | 1984-01-12 | Yokogawa Hewlett Packard Ltd | 加算器 |
| JPS60144825A (ja) * | 1983-09-20 | 1985-07-31 | デイジタル イクイプメント コ−ポレ−シヨン | 桁上げ長さ検出式の演算論理ユニツト |
| JPS63259719A (ja) * | 1987-04-17 | 1988-10-26 | Toshiba Corp | 桁上げ先見回路 |
| JPH02220130A (ja) * | 1989-02-22 | 1990-09-03 | Hitachi Ltd | 論理回路 |
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