JPH02220130A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路一般に好適な高速かつ低消費電力の
論理回路に関する。

〔従来の技術〕

従来の公知例としては、［超高速化合物半導体デバイス
（培風館、１９８６．ｐ２８１Ｊを挙げることができる
。

最近のデジタル演算用集積回路の高速化に伴い、算術演
算回路の最も基本的な構成要素である加算器の高速化が
望まれている。加算器は加算を行う所謂加算器のみなら
ず、ＡＬＵ、乗算器など演算器の基本構成要素であり、
論理ＬＳＩの速度を支配している。

多ビットの加算器の高速動作性能は、良く知られている
ように、桁上げ信号の高速動作性能によって支配される
。従来、多ビットの加算器の桁上げ伝播速度を高速化す
る手段としては、桁上げ先見加算器（Ｃａｒｒｙ　Ｌｏ
ｏｋ　Ａｈｅａｄ　：　ＣＬ　Ａ　）が良く知られてい
る。第２図には、「超高速化合物半導体デバイス」　（
培風館、１９８６．ｐ２８１）に記載されている４ビツ
トＣＬＡの論理図である。こＰｊ＝Ａｊ■Ｂｊ ＡｊｓＢｊはｊビット目の被加算数である。

〔発明が解決しようとする課題〕

第２図に示した従来技術は、多ビットの加算器に適用す
るとやはり十分な高速化が得られないという１問題点が
ある。これを以下に説明する。

ＣＬＡ回路の遅延時間は、下位ビットからの桁上げ信号
Ｃｉが入力してから最上位ビットへの桁上げ信号Ｃｏを
出力するまでの時間であり、最終段の回路によってきま
る。たとえば、第２図の回路においてはアンドゲートＬ
３とオアゲートＬ４の遅延時間によってきまる。しかし
従来回路ではこのＬ３．Ｌ４がファンイン数あるいはフ
ァンアウト数が大きい接続となっているため動作速度が
返くなる。

ＣＬＡ回路は第３図に示す３２ビット桁上げ先見回路の
ように、直列に接続されて用いることが多い、ここでは
８個の４ビット桁上げ先見回路が直列に接続され３２ビ
ット桁上げ先見回路を構成している。この場合ＣＯには
次のＣＬＡユニットのＣｉが接続される。従って、Ｌ３
は、ファンイン数５．ファンアウト数１となり、Ｌ４は
ファンイン数５．ファンアウト数４となる。このように
ファンアウト数ファンイン数が大きいゲートを用いてい
るため、ＣＬＡ回路の遅延時間は単純なインバータ回路
の遅延時間ｔｉの１０倍以上となってしまう。

本発明の目的は、多ビットの加算においても高速に動作
する論理回路を提供することにある。

〔課題を解決するための手段〕

上記目的は、桁上げ先見回路の最終階回路が、下位ビッ
トからの桁上げ信号とその反転信号を入力する端子を有
し、かつ上位ビットへ桁上げ信号とその反転信号を出力
する端子を有する構成とすることによって達成される。

〔作用〕

本発明では、下位からの桁上げ信号、および上位ビット
への桁上げ信号の反転信号を活用することによって、フ
ァンイン数、ファンアウト数の小さいゲートで、桁上げ
先見回路の最終段を構成する。これによりこの最終段を
高速化でき１桁上げ先見回路を高速化できる。

〔実施例〕

以下、本発明を実施例を用いて説明する。第一の実施例
の４ビット桁上げ先見回路を第１図に示す、以下の説明
においては、記号の最後にＮを添えることにより論理の
反転した信号を表す０本回路は、下位ビットからの桁上
げ信号Ｃ１，その反転信号ＣｉＮ、桁上げ伝幅信号ＰＪ
　（ｊ＝１　４Ｌ桁上げ生成信号Ｇ　ｊ　（ｊ　＝　１
−４　）を入力信号とし、上位ビットへの桁上げ信号Ｃ
ｏ、その反転信号Ｃｏ　Ｎ−１桁上げ信号Ｃｊ　　（Ｊ
＝１−３）を出力する。ここでＰ　Ｊ　ｗ　Ｇ　ｊは被
加算数ＡＪｔＢＪを用いて次の論理式で定義される。

Ｇｊ＝Ａｊ−Ｂｊ　　　　　　　　　　・・・（１）Ｐ
ｊ＝ＡｊＯＢｊ　　　　　　　　　　　　・・・（２）
本４ビット桁上げ先見回路は３ビット桁上げ先見回路と
最終段からなる。３ビット桁上げ先見回路は第２図に示
した従来の回路を用い、最終段の回路が従来と異なる。

３ビット桁上げ先見回路としては、この論理図と同じ論
理出力をする回路ならばどのような回路を用いても良く
、従来とまったく同様の動作をする。

次に最終段の論理回路動作について説明する。

初めにこの論理動作の説明に必要な論理式を導いておく
０桁上げ信号の一般式により次式が成り立つ Ｃｊ；Ｇｊ＋Ｐｊ−Ｃｊ−１・・・（３）ここで−Ａｊ
ｅＢＪはｊ桁目の被加算数、Ｃｊはｊ桁目の桁上げ信号
である。また、（１）　、　（２）式により容易に次式
を得ることができる。

Ｇｊ−Ｐｊ＝Ｏ・・・（４） （３）式を繰返し使うことによって、４桁目の桁上げ信
号Ｃ４（＝Ｃｏ）は次式で表される。

Ｃ４＝Ｇ４＋Ｐ４・［Ｇ３＋Ｐ３・（Ｇ２＋Ｐ２・（Ｇ
　１　＋　Ｐ　１・Ｃ１））］ ＝Ｇ４＋Ｐ４・（Ｇ　３　＋　Ｐ　３・（Ｇ２＋Ｐ２・
Ｇ１））＋Ｐ４・Ｐ３・Ｐ２・Ｐｌ・Ｃｉ　　　　　　
・・・（５）次式によって論理値Ｒ，Ｓを定義すると、
Ｒ＝Ｇ４＋Ｐ４・（Ｇ　３　＋　Ｐ　３・（Ｇ２＋Ｐ２
・Ｇ１））ＳｍＦ３・Ｐ３・Ｐ２・ＰＩ Ｃ４は次式のように表される。

Ｃ４＝Ｒ＋５ＬＩＣ１ 更に、Ｃｏ＝Ｃ４であるから、 Ｃｏ＝Ｒ＋５−Ｃｉ　　　　　　　　　　−（６）とな
る、（４）式を用いれば容易に得られるようにＲとＳに
は次に示す関係が成り立つ Ｒ−８＝Ｏ・・・（７） Ｓ＋５Ｎ＝１という関係を用いると Ｒ＝Ｒ・（Ｓ　＋　Ｓ　Ｎ） 更に（７）式を用いると Ｒ＝Ｒ拳ＳＮ　　　　　　　　　　　　　・・・（８）
（６）式と（８）式により Ｇ　ｏ　＝Ｒ−８Ｎ＋　Ｓ−Ｃｉ　　　　　　　−（９
）これをオイラー図に示すと第４図（Ａ）のようになる
、この図を用いると、（９）式は次式と等価であること
が判る。

ＣｏＮ−（Ｒ−５Ｎ＋５−Ｃｉ）Ｎ　　　　　・・（１
１）と表されるが、第４図（Ｂ）のオイラー図により次
式と等価であることが判る。

Ｃｏ　Ｎ＝（Ｒ−８Ｎ）Ｎ・（Ｓ−Ｃ１）Ｎ　・・・（
１２）本実施例では以上で導いた（１０）、　（１２）
式を用いて、論理回路を構成する。まず論理ゲートＬ１
３゜Ｌｉ２によってＲとＳを生成する。このＲとＳはＣ
ｉ、ＣｉＮとともに論理ゲートＬ５とＬ６の入力となる
。論理ゲートＬ５とＬ６はまったく同一の論理回路であ
り、入力信号が異なることによりそれぞれ式（１２）と
（１０）の論理式を示す、論理ゲートＬ５．Ｌ６の真理
値表を第１図（Ｂ）に示す。

上記Ｌ５．Ｌ６を実際のトランジスタ、ＦＥＴを用いて
構成するには１例えば第５図、第６図。

第７図に示す回路を用いることができる。第５図は、ｎ
チャネルＭＯＳトランジスタによるトランスファゲート
のワイアード論理とＣＭＯＳインバータを用いたもので
あり、第６図はＣＭＯＳクロックドインバータのワイア
ード論理を用いたものであり、第７図はトランスファゲ
ートのワイアード論理とバイポー９０Ｍ０８回路のイン
バータを用いたものである。これらの回路構成と第１図
（Ａ）に示した論理機能との対応関係は同図（Ｂ）に示
した真理値表に沿って容易に確かめることができる。こ
れらいずれの回路を用いても、単純なインバータ回路−
設置にほぼ等しい遅延時間によって、上位ビットへ桁上
げ信号を生成することができる。従って、従来回路より
大幅に高速になる。

上記実施例においては絶縁ゲート型電界効果トランジス
タによって、本発明の論理回路を構成した例を示したが
、接合型電界効果トランジスタ（ＪＦＥＴ）、金属半導
体接合型電界効果トランジスタ（ＭＥＳＦＥＴ）を用い
ても同様の効果が得られることは、もちろんである。

また、第５図の回路において、ｎチャネルＭＯＳトラン
ジスタＭｌ、Ｍ２．Ｍ５．Ｍ６のしきい電圧をｐチャネ
ルＭＯＳトランジスタＭ３．Ｍ７のしきい電圧よりも低
くすることによって消費電力を小さくできる。何故なら
ば、ノードＮｌ、Ｎ２のハイレベルは、ｔｔｔ源電圧Ｖ
ｃｃよりもｎチャネルＭＯＳトランジスタＭｌ、Ｍ２．
Ｍ５．Ｍ６のしきい電圧分だけ低いところまでしか上が
らない。

従って、ｐチャネルＭＯＳトランジスタのしきい電圧を
ｎチャネルよりも高くしておけば、　ＣＭＯＳインバー
タＭ３．Ｍ４における漏れ電流を小さくすることができ
る。

また、本実施例を４ビツト以外の桁上げ先見回路に適用
するのも容易である。（５）式は容易に任意のビット長
に拡張できる。すなわち（３）式を繰返し用いることに
より１次式を得る。

Ｃｊ　＝Ｇｊ　＋Ｐｊ・［Ｇｊ−１＋Ｐｊ−１・（Ｇ　
ｊ　−２＋　Ｐ　ｊ　−２・・・（Ｇ　２　＋　Ｐ　２
・Ｇｌ））］］＋Ｐｊ−Ｐｊ−１・・Ｐ２・Ｐｌ・Ｃｉ
　　　　　・・・（１３）ここで、改めて。

Ｒ＝Ｇｊ＋Ｐｊ・［Ｇｊ　−１＋Ｐｊ−１・（ａｊ−２
＋ｐｊ−ｚ・・・（Ｇ２＋Ｐ２・Ｇ１））コ ５＝Ｐｊ・Ｐ、ｊ−１・・・Ｐ２・Ｐｌとおけば、（６
）式がそのまま適用できる。

以上説明した４ビット桁上げ先見回路を用いて、３２ビ
ツト加算器を構成した例を第８図に示す。

この加算器は被加算数Ａｊ＊ＢＪを入力とし、和信号Ｓ
ｊを出力する（ｊは１−３２）、また、Ｇｊは桁上げ生
成信号、Ｐｊは桁上げ伝帳信号、Ｃｊは桁上げ信号、Ｖ
ｃｃは電源電圧である。

この加算器は、ＰＧ生成ブロック、４ビット桁上げ先見
回路ブロック、全加算器ブロックからなる。ＰＣ生成ブ
ロックでは１式（１）　、　（２）に従いＰ　Ｊ　ｅ　
Ｇ　ｊという信号を生成し１桁上げ先見回路に信号を出
力する１桁上げ先見ブロックでは桁上げ信号Ｃｊを生成
し、全加算器に出力する。全加算器ブロックでは加算を
行い、和信号を出力する。

このとき同時に桁上げ信号が再度出力されるが、これは
桁上げ先見回路で既に出力しているため不要であり、結
線せずにオープン状態としておく。

実際の３２ビツトの加算動作について次に説明する。全
ての入力信号Ａｊ＊　Ｂｊ　（ｊ＝１〜３２）が同時に
入力されている場合、ＰＧ生成ブロックでＰＪ＊ＧＪと
いう信号が生成され、４ビット桁上げ先見回路Ｕ１・・
・Ｕ８に入力される。この入力を受けて第１図（Ａ）の
ゲートＬ１３．ＬＬ４が動作し、信号ＳおよびＲがＵｌ
・・・Ｕ８の中でほぼ同時に確定する。続いてＵｌでは
、Ｃｉが接地されＣｉＮがハイレベルに固定されている
ため、ゲートＬ５．Ｌ６が動作し桁上げ信号Ｃｏ、Ｃｏ
ＮをＵ２に出力する。このＵｌの動作速度はファンイン
数が大きいゲートＬ１４の速度により律速され、従来の
桁上げ先見回路と同程度となる。これに対して、Ｕ２〜
Ｕ８の中では、信号ＳおよびＲが既に確定しているため
、Ｃｉ、ＣｉＮが入力してからＧｏ、ＣｏＮを出力する
のにＬ５．Ｌ６の動作に要する時間だけでよく、極めて
高速に動作する。Ｌ５．Ｌ６はほぼインバーター設置の
遅延時間で動作するので、Ｕ２〜Ｕ８はほぼインバータ
ー設置で動作し、３２ビツト加算の時間も従来に比べて
大きく短縮化される。

以上、説明したように４ビット桁上げ先見回路に、第１
図に示した本発明を用いれば、極めて高速に動作する３
２ビツト加算器が実現できる０本発明では、下位ビット
からの桁上げ信号Ｃ１゜ＣｉＮが入力してから、上位ビ
ットへの桁上げ信号Ｇｏ、ＣｏＮが出力するまでに、フ
ァンイン数ファンアウト数の小さいゲートが動作するだ
けでよく、高速である。

〔発明の効果〕

本発明では桁上げ先見回路の最終段回路において、下位
及δ桁上げ信号、および上位ピッｉへの桁上げ信号の反
転信号を活用することによって、ファンイン数、ファン
アウト数の小さいゲートで。

桁上げ先見回路の最終段を構成する。これによりこの最
終段を高速化でき、桁上げ先見回路を高速化できる。４
ビットの桁上げ先見回路において、従来回路が単純イン
バータ回路の約１０倍の遅延時間を要していたのに対し
て、本発明は単純インバーター段分の遅時間で動作する
。すなわち、従来より約−桁の高速化が得られる０本桁
上げ先見回路は加算器、算術論理演算ユニット（ＡＬＵ
）。

並列乗算器など、論理ＬＳＩにおいて最も高速化を要求
される部分に適用することができそれらを大きく高速化
できる。

【図面の簡単な説明】

第１図（Ａ）は、本発明の第一の実施例の桁上げ先見回
路を示す図、第１図（Ｂ）は、第一の実施例論理ゲート
Ｌ５．Ｌ６の真理値表を示す図、第２図は従来の桁上げ
先見回路を示す図、第３図は、従来の４ビットの桁上げ
先見回路を用いて、３２ビツトの桁上げ先見回路を構成
した図、第４図は本発明の桁上げ先見回路の基本論理式
を証明するオイラー図、第５図、第６図、第７図は、第
４図に示した本発明の桁上げ先見回路において用いる論
理回路をトランジスタによって構成した例を示す図、第
８図は、本発明の第一の実施例の桁上げ先見回路を用い
て３２ビツト加算器を構成した一例を示す図である。 Ｌ３．Ｌ８．Ｌｌｌ、Ｌ１３・・・ＡＮＤゲート、Ｌ４
・・・ＯＲゲート、Ｌ５．Ｌ６．Ｌ１４・・・論理ゲー
ト、Ｌ７．Ｌ９．ＬＩＯ，Ｌ１２・・・ＮＡＮＤゲート
、Ｌ　４　＝・ＯＲゲー　ト、ｖｃｃ・・・電源線、Ｃ
Ｌ・・・下位ビットからの桁上げ入力信号、ＣｉＮ・・
・下位ビットからの桁上げ信号の反転入力信号、Ｐｌ−
３２・・・桁上げ伝帳信号、Ｇ１−３２・・・桁上げ生
成信号、Ｇｏ・・・上位ビットへの桁上げ出力信号。 ＣｏＮ・・・上位ビットへの桁上げ信号の反転出力信号
、Ｃ１−３２・・・桁上げ信号、［１−８・・・４ビッ
ト桁上げ先見回路、Ｍｌ、Ｍ２．Ｍ４−６．Ｍ８−１０
．Ｍｌ２−１６．Ｍｌ８−Ｍ２Ｏ，Ｍ２３−２４．Ｍ２
７−２８．３１−３２．Ｍ２Ｓ−３６・・・ｎチャネル
ＭＯＳトランジスタ、Ｍ３゜Ｍ７．Ｍｌｌ、Ｍｌ７．Ｍ
２１．Ｍ２２．Ｍ２Ｓ。 Ｍ２６．Ｍ２９−３０．Ｍ２Ｓ−３４，・・・ｐチャネ
ルＭＯＳトランジスタ、Ｑ　１−Ｑ４・・・ｎｐｎバイ
ポーラトランジスタ。 （Ｃｏ） 第 （ｉｎ　Ｃ３＋　Ｌおし？？ し８１．．７　Ｃ４１＝に しａ　に３　Ｌｘ し１ （Ａ） 奉 図 第 第 引

Claims (1)

1. 【特許請求の範囲】 １、桁上げ先見回路において、下位ビットからの桁上げ
   信号を入力する端子及びこれの反転信号を入力する端子
   、上位ビットへの桁上げ信号を出力する端子および、こ
   れの反転信号を出力する端子を有することを特徴とする
   論理回路。 ２、ｎビットの桁上げ先見回路において、ｊ桁目の被加
   算数をＡｊ、Ｂｊとし、Ｐｊ＝Ａｊ■Ｂｊ、Ｇｊ＝Ａｊ
   ・Ｂｊで論理値Ｐｊ、Ｇｊを定義したとき、Ｇｎ＋Ｐｎ
   ・［Ｇｎ−１＋Ｐｎ−１・｛Ｇｎ−２＋Ｐｎ−３・・・
   （Ｇ２＋Ｐ２・Ｇ１）・・・｝］という論理あるいはこ
   れの反転信号などの類似の論理とＰｎ・Ｐｎ−１・・・
   Ｐｎという論理あるいはこれに類似の論理を生成し、こ
   れを用いて最上位の桁上げ信号を生成することを特徴と
   する論理回路。