JPH04296937A - ハードウエアデータストリング演算コントローラ及び主記憶ストリング動作を行わせる方法 - Google Patents
ハードウエアデータストリング演算コントローラ及び主記憶ストリング動作を行わせる方法Info
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- JPH04296937A JPH04296937A JP2417818A JP41781890A JPH04296937A JP H04296937 A JPH04296937 A JP H04296937A JP 2417818 A JP2417818 A JP 2417818A JP 41781890 A JP41781890 A JP 41781890A JP H04296937 A JPH04296937 A JP H04296937A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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- G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は一般にデータ処理システ
ムの分野に関し、そして多バイトデータストリングにつ
いてのインストラクションの実行に関する。詳細には本
発明は単一制御ワードの制御のもとで左から右へのイン
ストラクション（すなわち第１メモリアドレスからそれ
より高次の第２メモリアドレスへと処理されるインスト
ラクション）または右から左へのインストラクション（
すなわち第１メモリアドレスからそれより低次の第２メ
モリアドレスへと処理されるインストラクション）を処
理することにより主記憶装置内データを扱うことのでき
るハードウエアデータストリング演算コントローラ（ハ
ードウエア「シーケンサ」とも呼ばれる）に関する。
ムの分野に関し、そして多バイトデータストリングにつ
いてのインストラクションの実行に関する。詳細には本
発明は単一制御ワードの制御のもとで左から右へのイン
ストラクション（すなわち第１メモリアドレスからそれ
より高次の第２メモリアドレスへと処理されるインスト
ラクション）または右から左へのインストラクション（
すなわち第１メモリアドレスからそれより低次の第２メ
モリアドレスへと処理されるインストラクション）を処
理することにより主記憶装置内データを扱うことのでき
るハードウエアデータストリング演算コントローラ（ハ
ードウエア「シーケンサ」とも呼ばれる）に関する。
【０００２】
【従来の技術及び課題】主記憶ストリング動作は周知で
あり、１つの主記憶メモリロケーションから他のロケー
ションにデータを転送するためにたとえばＩＢＭシステ
ム３７０のようなコンピュータシステムに用いることが
できる。これら動作は算術ロジックユニット（ＡＬＵ）
動作（例えば「ＡＤＤ」または同様の２オペランド動作
）を行うことに関連し転送されるデータを変更でき、あ
るいは転送されているデータをそのまま（例えば「ＭＯ
ＶＥ」形動作により）動かすことができる。
あり、１つの主記憶メモリロケーションから他のロケー
ションにデータを転送するためにたとえばＩＢＭシステ
ム３７０のようなコンピュータシステムに用いることが
できる。これら動作は算術ロジックユニット（ＡＬＵ）
動作（例えば「ＡＤＤ」または同様の２オペランド動作
）を行うことに関連し転送されるデータを変更でき、あ
るいは転送されているデータをそのまま（例えば「ＭＯ
ＶＥ」形動作により）動かすことができる。
【０００３】更に、主記憶に結果をもどして記憶するこ
となく２つのデータストリングを比較する（例えば２つ
のオペランド間の差が０であることを検査するインスト
ラクション）動作も周知である。
となく２つのデータストリングを比較する（例えば２つ
のオペランド間の差が０であることを検査するインスト
ラクション）動作も周知である。
【０００４】この形式の動作で処理されるデータストリ
ングの長さは１バイトから数１００バイトにわたり変化
しうる。
ングの長さは１バイトから数１００バイトにわたり変化
しうる。
【０００５】典型的なインストラクション処理シーケン
ス（ＩＢＭシステム３７０と同様のシステムにおける）
は主記憶装置からインストラクションを取り出し、その
インストラクションをデコードし、そのインストラクシ
ョンに関連したオペランドの仮想アドレスを主記憶アド
レスに変換し、そしてオペランドについて取出されたイ
ンストラクションにより特定される動作を行うことから
なる。
ス（ＩＢＭシステム３７０と同様のシステムにおける）
は主記憶装置からインストラクションを取り出し、その
インストラクションをデコードし、そのインストラクシ
ョンに関連したオペランドの仮想アドレスを主記憶アド
レスに変換し、そしてオペランドについて取出されたイ
ンストラクションにより特定される動作を行うことから
なる。
【０００６】この変換が１個以上のオペランドについて
主記憶アドレスが存在しないことを示す場に障害信号が
一般に発生する。
主記憶アドレスが存在しないことを示す場に障害信号が
一般に発生する。
【０００７】障害がないとすると、従来技術ではマイク
ロコードで駆動されるハードウエアを用いて上記のデー
タストリング動作（与えられたインストラクションに関
連したオペランドによる）を行うことが知られている。 このマイクロコードに関連したハードウエアは与えられ
たインストラクションにより示される機能を実際に行う
。
ロコードで駆動されるハードウエアを用いて上記のデー
タストリング動作（与えられたインストラクションに関
連したオペランドによる）を行うことが知られている。 このマイクロコードに関連したハードウエアは与えられ
たインストラクションにより示される機能を実際に行う
。
【０００８】マイクロプログラム制御のコンピュータの
ハードウエア制御装置は主としてデータをレジスタ、カ
ウンタ、加算器等に対し出し入れするデータゲートであ
る。１インストラクション（プログラムインストラクシ
ョン、マイクロコード、マイクロインストラクション、
または制御ワード）についてそのようなシステムではデ
ータゲートを１マシンサイクル用の制御装置を設けるの
が通常である。
ハードウエア制御装置は主としてデータをレジスタ、カ
ウンタ、加算器等に対し出し入れするデータゲートであ
る。１インストラクション（プログラムインストラクシ
ョン、マイクロコード、マイクロインストラクション、
または制御ワード）についてそのようなシステムではデ
ータゲートを１マシンサイクル用の制御装置を設けるの
が通常である。
【０００９】データストリング動作を行わせるための一
つの簡単で周知の技術は１つのストリング内で処理され
ているデータの各バイトについて１制御ワードを実行す
るためにマイクロプロセッサ制御のコンピュータを用い
ることである。この技術を例えば第１のダブルワード（
８バイト）の内容を第２のダブルワードに加算するため
に用いると、最少でも８マシンサイクル（データ取出し
と結果の記憶等のためのオーバヘッドを加えて）が必要
である。そのような技術はストリング処理メカニズムと
のインターフェースとする他の現今のプロセサ要素（キ
ャッシュメモリのようなもの）の速度に対してみると低
速すぎる。
つの簡単で周知の技術は１つのストリング内で処理され
ているデータの各バイトについて１制御ワードを実行す
るためにマイクロプロセッサ制御のコンピュータを用い
ることである。この技術を例えば第１のダブルワード（
８バイト）の内容を第２のダブルワードに加算するため
に用いると、最少でも８マシンサイクル（データ取出し
と結果の記憶等のためのオーバヘッドを加えて）が必要
である。そのような技術はストリング処理メカニズムと
のインターフェースとする他の現今のプロセサ要素（キ
ャッシュメモリのようなもの）の速度に対してみると低
速すぎる。
【００１０】データストリング動作を行うための従来技
術の他の例は米国特許出願第０７／１２１４４３（出願
日１９８７年１１月１７日）に示されている。この出願
の内容を参照のためここに示す。
術の他の例は米国特許出願第０７／１２１４４３（出願
日１９８７年１１月１７日）に示されている。この出願
の内容を参照のためここに示す。
【００１１】この出願（「マイクロコードブランチ」発
明と呼ぶ）は水平マイクロコードによるハードウエア援
助ランを示している。このマイクロコードブランチ発明
は処理されているデータストリングのアラインメント及
び操作されるべきバイト数により、複数のマイクロコー
ドサブルーチン（これはデータ処理を実際に行う）の一
つに分岐させることにより動作する。
明と呼ぶ）は水平マイクロコードによるハードウエア援
助ランを示している。このマイクロコードブランチ発明
は処理されているデータストリングのアラインメント及
び操作されるべきバイト数により、複数のマイクロコー
ドサブルーチン（これはデータ処理を実際に行う）の一
つに分岐させることにより動作する。
【００１２】特に、この分岐技術は、（１）オペランド
バイトのアラインメント（オペランドが主記憶から取出
されて入れられるレジスタ内のアラインメント）の決定
、（２）与えられたインストラクションにより処理され
るべきものとして残っているオペランドバイトの数の決
定、及び（３）少くとも部分的には処理されるべきもの
として残っているバイトの数により、実際のデータ処理
を行うために複数のマイクロインストラクション（制御
ワード）サブルーチンの内のどれが呼び出されるべきか
の決定を行わねばならない。
バイトのアラインメント（オペランドが主記憶から取出
されて入れられるレジスタ内のアラインメント）の決定
、（２）与えられたインストラクションにより処理され
るべきものとして残っているオペランドバイトの数の決
定、及び（３）少くとも部分的には処理されるべきもの
として残っているバイトの数により、実際のデータ処理
を行うために複数のマイクロインストラクション（制御
ワード）サブルーチンの内のどれが呼び出されるべきか
の決定を行わねばならない。
【００１３】このマイクロコードブランチ発明を利用す
ると、システムのデータフローバスは、特に前記のバイ
ト毎の処理方法と比較するとより効率よく使用できる。
ると、システムのデータフローバスは、特に前記のバイ
ト毎の処理方法と比較するとより効率よく使用できる。
【００１４】しかしながら、このマイクロコードブラン
チ発明は大容量の制御記憶（種々のサブルーチンの記憶
のため）を必要としそしてストリングポインタとカウン
タの保守動作を行うためのかなりの量のオーバヘッドを
必要とするという点で問題がある。
チ発明は大容量の制御記憶（種々のサブルーチンの記憶
のため）を必要としそしてストリングポインタとカウン
タの保守動作を行うためのかなりの量のオーバヘッドを
必要とするという点で問題がある。
【００１５】更に、この技術は左から右へのインストラ
クション（例えば「ＭＯＶＥ」インストラクション）の
みに関連しており、多バイト可変長の右から左へのイン
ストラクション（例えば「ＡＤＤ」）を処理するには適
当でない。
クション（例えば「ＭＯＶＥ」インストラクション）の
みに関連しており、多バイト可変長の右から左へのイン
ストラクション（例えば「ＡＤＤ」）を処理するには適
当でない。
【００１６】従って、従来のストリング処理技術で必要
な複数の制御ワードではなく単一の制御ワードのみを用
いて可変長の主記憶ストリング動作を行う方法及び装置
を提供することが望ましい。
な複数の制御ワードではなく単一の制御ワードのみを用
いて可変長の主記憶ストリング動作を行う方法及び装置
を提供することが望ましい。
【００１７】更に、上記の望ましい方法と装置を用いて
可変長の多バイトオペランドを有する右から左へのイン
ストラクション及び左から右へのインストラクションの
少くともサブセットを実行できることが望ましい。
可変長の多バイトオペランドを有する右から左へのイン
ストラクション及び左から右へのインストラクションの
少くともサブセットを実行できることが望ましい。
【００１８】更にまた、前記の単一制御ワードを用いて
可変長の多バイトオペランドデータについて多サイクル
の記憶から記憶への動作を行うことができることが望ま
しい。
可変長の多バイトオペランドデータについて多サイクル
の記憶から記憶への動作を行うことができることが望ま
しい。
【００１９】更に、（１）データを取り出し（そして記
憶する）（他の高速プロセサ要件と両立可能であり且つ
その利点を用いるように）の必要性を予想することによ
りストリング処理を行い、（２）前記の複数のマイクロ
コードサブルーチンの記憶の必要性を除くことにより制
御記憶要件を最小にしそして（３）ソフトウエア分岐を
行う必要性とストリングポインタとカウンタを維持する
必要性を除くことにより１以上のマシンサイクルにわた
り多バイト可変長のデータストリングを行うに必要な処
理時間を短縮する。上記望ましい方法と装置のハードウ
エアを与えることができることが望ましい。
憶する）（他の高速プロセサ要件と両立可能であり且つ
その利点を用いるように）の必要性を予想することによ
りストリング処理を行い、（２）前記の複数のマイクロ
コードサブルーチンの記憶の必要性を除くことにより制
御記憶要件を最小にしそして（３）ソフトウエア分岐を
行う必要性とストリングポインタとカウンタを維持する
必要性を除くことにより１以上のマシンサイクルにわた
り多バイト可変長のデータストリングを行うに必要な処
理時間を短縮する。上記望ましい方法と装置のハードウ
エアを与えることができることが望ましい。
【００２０】
【発明の概要および解決課題】本発明の目的は単一制御
ワードの制御のもとで可変長の主記憶ストリング動作を
行う方法と装置を提供することである。
ワードの制御のもとで可変長の主記憶ストリング動作を
行う方法と装置を提供することである。
【００２１】本発明の他の目的は可変長の多ビットオペ
ランドを有する左から右および右から左への両方のイン
ストラクションの少くとも１つのサブセットを実行しう
るものであって一つのインストラクションを行うに必要
な主記憶ストリング動作が単一の制御ワードの制御のも
とで実行されるようにした方法および装置を提供するこ
とである。
ランドを有する左から右および右から左への両方のイン
ストラクションの少くとも１つのサブセットを実行しう
るものであって一つのインストラクションを行うに必要
な主記憶ストリング動作が単一の制御ワードの制御のも
とで実行されるようにした方法および装置を提供するこ
とである。
【００２２】更に本発明の目的は可変長の多バイトオペ
ランドデータについて多サイクルの記憶から記憶への動
作を単一制御ワードの制御のもとで実行しうる方法と装
置を提供することである。
ランドデータについて多サイクルの記憶から記憶への動
作を単一制御ワードの制御のもとで実行しうる方法と装
置を提供することである。
【００２３】本発明によるハードウエアデータストリン
グ動作コントローラは前記の目的を実現する。詳細には
このコントローラは（ａ）各マシンサイクル（以下「デ
ータモード」計算／変更）中に処理（コントローラによ
る）されうる最大数のオペランドに関連したデータスト
リングバイトを動的に決定（そして必要あれば調整）す
る手段と、（ｂ）少くとも複数のマシンサイクルが一つ
の制御ワードの完全実行に必要なときに部分マシン「ホ
ールドオフ」（すなわち、すべてのプロセサ動作を停止
することなく選択的に選ばれたレジスタの更新を禁止す
る）を行う手段と、（ｃ）記憶動作を行うサイクルの前
のマシンサイクルにおいて記憶動作の予測（コントロー
ラの要求による取出しと記憶）する手段と、を含む。
グ動作コントローラは前記の目的を実現する。詳細には
このコントローラは（ａ）各マシンサイクル（以下「デ
ータモード」計算／変更）中に処理（コントローラによ
る）されうる最大数のオペランドに関連したデータスト
リングバイトを動的に決定（そして必要あれば調整）す
る手段と、（ｂ）少くとも複数のマシンサイクルが一つ
の制御ワードの完全実行に必要なときに部分マシン「ホ
ールドオフ」（すなわち、すべてのプロセサ動作を停止
することなく選択的に選ばれたレジスタの更新を禁止す
る）を行う手段と、（ｃ）記憶動作を行うサイクルの前
のマシンサイクルにおいて記憶動作の予測（コントロー
ラの要求による取出しと記憶）する手段と、を含む。
【００２４】データモード計算／変更を動的に行うこと
により、この新規なシーケンサは前記のマイクロコード
ブランチ発明と同様に動作する。しかしながら、このシ
ーケンサは複数のマイクロコードサブルーチンの一つの
実行を開始するブランチの予測ではなく、ハードウエア
制御を行うためのデータモードの決定の結果を利用する
。その結果、本発明は水平マイクロコード介入を減らす
ことによりインストラクションの実行時間を改善しそし
て上記のサブルーチンについて制御記憶を用いる必要性
を除去する。
により、この新規なシーケンサは前記のマイクロコード
ブランチ発明と同様に動作する。しかしながら、このシ
ーケンサは複数のマイクロコードサブルーチンの一つの
実行を開始するブランチの予測ではなく、ハードウエア
制御を行うためのデータモードの決定の結果を利用する
。その結果、本発明は水平マイクロコード介入を減らす
ことによりインストラクションの実行時間を改善しそし
て上記のサブルーチンについて制御記憶を用いる必要性
を除去する。
【００２５】部分的マイクロホールドオフを行うことに
より、このシーケンサは単一制御ワードを利用して可変
長のデータストリングの実行が可能である。一般に制御
ワードが数サイクルを必要とするときには１つの主ホー
ルドオフが全マシンについて発生され、これが種々のレ
ジスタへのロードをインストラクションの完了するまで
禁止する。この新規なシーケンサはこれらレジスタ（ポ
インタとカウンタを含む）の或るものを更新する必要が
あるから、部分的なマシンホールドオフの使用は主ホー
ルドオフ信号を不活性のままとして所定のシーケンサの
更新を可能にする。
より、このシーケンサは単一制御ワードを利用して可変
長のデータストリングの実行が可能である。一般に制御
ワードが数サイクルを必要とするときには１つの主ホー
ルドオフが全マシンについて発生され、これが種々のレ
ジスタへのロードをインストラクションの完了するまで
禁止する。この新規なシーケンサはこれらレジスタ（ポ
インタとカウンタを含む）の或るものを更新する必要が
あるから、部分的なマシンホールドオフの使用は主ホー
ルドオフ信号を不活性のままとして所定のシーケンサの
更新を可能にする。
【００２６】このシーケンサにより要求される記憶動作
を予測することにより、マシンサイクルは保存され、そ
れによりこのシーケンサを含むシステムのパフォーマン
スを更に改善する。
を予測することにより、マシンサイクルは保存され、そ
れによりこのシーケンサを含むシステムのパフォーマン
スを更に改善する。
【００２７】本発明はマイクロコード駆動のハードウエ
ア構造において主記憶ストリング動作を高速且つ効率よ
く行う能力を特徴とする。特に、可変長の主記憶ストリ
ング動作の１個の制御ワードを用いての実行：制御記憶
の保存および改善された総合的なプロセサのパフォーマ
ンスはすべて本発明の特徴である。
ア構造において主記憶ストリング動作を高速且つ効率よ
く行う能力を特徴とする。特に、可変長の主記憶ストリ
ング動作の１個の制御ワードを用いての実行：制御記憶
の保存および改善された総合的なプロセサのパフォーマ
ンスはすべて本発明の特徴である。
【００２８】
【実施例】図１はコンピュータシステムの或る部分（メ
モリおよび或るプロセッサ要素）を示しており、これら
部分は可変長の主記憶ストリング動作を行うために本発
明のシーケンサと関連して利用される部分である。
モリおよび或るプロセッサ要素）を示しており、これら
部分は可変長の主記憶ストリング動作を行うために本発
明のシーケンサと関連して利用される部分である。
【００２９】特に、図１は主記憶装置１０１と少くとも
１個のプロセサ１０２を含むコンピュータシステム１０
０を示している。本発明のシーケンサは、図１に示すよ
うに少くとも以下のレジスタと構造（それらのすべては
前記米国特許出願に示されている）を含むプロセッサア
ーキテクチャの部分として含まれている。
１個のプロセサ１０２を含むコンピュータシステム１０
０を示している。本発明のシーケンサは、図１に示すよ
うに少くとも以下のレジスタと構造（それらのすべては
前記米国特許出願に示されている）を含むプロセッサア
ーキテクチャの部分として含まれている。
【００３０】１． 夫々主記憶データの緩衝用に用い
られる一対の記憶データレジスタ（ＳＤＲ）。２個のＳ
ＤＲを図１に示しており、これらはレジスタ１０５と１
０６である。一般に、プロセサにより行われる動作に記
憶装置からのデータが必要なときにはそのデータはプロ
セサによりアクセスされる前にＳＤＲに移される（図示
しないデータバスにより）。主記憶データを含むプロセ
サの動作が完了する前にそのデータが主記憶に戻されて
記憶される。後述する例（本発明の原理を示すと共にそ
の機能を説明するために用いられる）においては、これ
らＳＤＲは８バイト幅とされそしてダブルワード位置合
せ主記憶ロケーションからデータを受ける。２つのその
ようなロケーションを図１では１５０と１５５で示して
ある。８バイト幅のＳＤＲは本発明の好適な実施例を示
すために選ばれているが、本発明の範囲を限定するもの
ではない。
られる一対の記憶データレジスタ（ＳＤＲ）。２個のＳ
ＤＲを図１に示しており、これらはレジスタ１０５と１
０６である。一般に、プロセサにより行われる動作に記
憶装置からのデータが必要なときにはそのデータはプロ
セサによりアクセスされる前にＳＤＲに移される（図示
しないデータバスにより）。主記憶データを含むプロセ
サの動作が完了する前にそのデータが主記憶に戻されて
記憶される。後述する例（本発明の原理を示すと共にそ
の機能を説明するために用いられる）においては、これ
らＳＤＲは８バイト幅とされそしてダブルワード位置合
せ主記憶ロケーションからデータを受ける。２つのその
ようなロケーションを図１では１５０と１５５で示して
ある。８バイト幅のＳＤＲは本発明の好適な実施例を示
すために選ばれているが、本発明の範囲を限定するもの
ではない。
【００３１】２． 各ＳＤＲについてレゾルブド（Ｒ
ｅｓｏｌｖｅｄ）アドレスレジスタ（ＲＡＲ）。各ＲＡ
Ｒはそれに関連するＳＤＲがデータを緩衝する主記憶１
０１内のメモリロケーションにポイントする。２個のＲ
ＡＲが図１に示されており、それはＳＤＲ１０５に関連
するＲＡＲ１１５とＳＤＲ１０６に関連するＲＡＲ１１
６である。 ＲＡＲ１１５はＳＤＲ１０５用の主記憶ロケーションを
トラックし、ＲＡＲ１１６はＳＤＲ１０６用の主記憶ロ
ケーションをトラックする。例えば図１ではＲＡＲ１１
５はオペランドストリング１５０にポイント（矢印１８
０で示す）し、ＲＡＲ１１６はオペランド１６０にポイ
ント（矢印１８１で示す）する。
ｅｓｏｌｖｅｄ）アドレスレジスタ（ＲＡＲ）。各ＲＡ
Ｒはそれに関連するＳＤＲがデータを緩衝する主記憶１
０１内のメモリロケーションにポイントする。２個のＲ
ＡＲが図１に示されており、それはＳＤＲ１０５に関連
するＲＡＲ１１５とＳＤＲ１０６に関連するＲＡＲ１１
６である。 ＲＡＲ１１５はＳＤＲ１０５用の主記憶ロケーションを
トラックし、ＲＡＲ１１６はＳＤＲ１０６用の主記憶ロ
ケーションをトラックする。例えば図１ではＲＡＲ１１
５はオペランドストリング１５０にポイント（矢印１８
０で示す）し、ＲＡＲ１１６はオペランド１６０にポイ
ント（矢印１８１で示す）する。
【００３２】３． 図１は算術ロジックユニット（Ａ
ＬＵ）１１０を示しており、これはコンピュータシステ
ムにおける種々の論理的動作、２進および１０進動作を
行うための周知の装置である。例としてＡＬＵ１００は
論理および２進動作用に４バイト幅のデータをそして１
０進動作に２バイト幅のデータを演算しうるものとして
いる。
ＬＵ）１１０を示しており、これはコンピュータシステ
ムにおける種々の論理的動作、２進および１０進動作を
行うための周知の装置である。例としてＡＬＵ１００は
論理および２進動作用に４バイト幅のデータをそして１
０進動作に２バイト幅のデータを演算しうるものとして
いる。
【００３３】４． また図１はＳＤＲポインタレジス
タ１２５と１２６を示す。ＳＤＲポインタレジスタ１２
５はＳＤＲ１０５にポイントし、ＳＤＲポインタレジス
タ１２６はＳＤＲ１０６にポイントする。各ＳＤＲポイ
ンタレジスタは処理できるその関連するＳＤＲのバイト
を示す。例えばＳＤＲポインタレジスタ１２５はＳＤＲ
１０５の左から３番目のバイト（バイト２）をポイント
する。これを図１の矢印１８５で示す。ＳＤＲポインタ
レジスタ１２６はＳＤＲ１０６の左から６番目のバイト
（バイト５）をポイントする。
タ１２５と１２６を示す。ＳＤＲポインタレジスタ１２
５はＳＤＲ１０５にポイントし、ＳＤＲポインタレジス
タ１２６はＳＤＲ１０６にポイントする。各ＳＤＲポイ
ンタレジスタは処理できるその関連するＳＤＲのバイト
を示す。例えばＳＤＲポインタレジスタ１２５はＳＤＲ
１０５の左から３番目のバイト（バイト２）をポイント
する。これを図１の矢印１８５で示す。ＳＤＲポインタ
レジスタ１２６はＳＤＲ１０６の左から６番目のバイト
（バイト５）をポイントする。
【００３４】５． 主記憶１０１からのデータにもと
づいて動作を行うときにＡＬＵ１１０により直接にアク
セスしうる２つのアライメントロジックセットが図１に
アライナロジック１３５を１３６として示されている。 アクセスパスは夫々１９０と１９１である。アライナロ
ジック１３５と１３６を以降では「アライナ」と呼ぶ。 この例ではこれらアライナは夫々４バイト幅であり、Ｓ
ＤＲ１０５と１０６の夫々に関連づけられている。ＳＤ
Ｒ内のデータはＳＤＲポインタ値にもとづき一つのアラ
イナを通される（パス１９２と１９３を介して）。この
データは夫々のアライナにおいてバイト整合され右揃え
される。
づいて動作を行うときにＡＬＵ１１０により直接にアク
セスしうる２つのアライメントロジックセットが図１に
アライナロジック１３５を１３６として示されている。 アクセスパスは夫々１９０と１９１である。アライナロ
ジック１３５と１３６を以降では「アライナ」と呼ぶ。 この例ではこれらアライナは夫々４バイト幅であり、Ｓ
ＤＲ１０５と１０６の夫々に関連づけられている。ＳＤ
Ｒ内のデータはＳＤＲポインタ値にもとづき一つのアラ
イナを通される（パス１９２と１９３を介して）。この
データは夫々のアライナにおいてバイト整合され右揃え
される。
【００３５】前記の米国出願に示されるようなコンピュ
ータシステムでは主記憶ストリング動作が呼び出される
（インストラクションデュートとアドレス変換により）
とき、ＲＡＲ１１５と１１６によりポイントされるデー
タは夫々ＳＤＲ１０５と１０６に取り出される。アライ
ナ１３５と１３６は夫々ＳＤＲ１０５と１０６の内容を
受け（ＳＤＲポインタレジスタ１２５と１２６によりポ
イントされたバイトからスタートして）、一つの演算が
ＡＬＵ１１０により行われ、そしてその結果がＳＤＲの
内の選ばれた１個に移される。ＳＤＲが完全に処理され
た後に、その内容は主記憶１０１に移され（ストリング
動作タイプにより要求された場合）、そしてＲＡＲがデ
ータを取り出すべき主記憶１０１内の次のロケーション
にポイントするため更新される。
ータシステムでは主記憶ストリング動作が呼び出される
（インストラクションデュートとアドレス変換により）
とき、ＲＡＲ１１５と１１６によりポイントされるデー
タは夫々ＳＤＲ１０５と１０６に取り出される。アライ
ナ１３５と１３６は夫々ＳＤＲ１０５と１０６の内容を
受け（ＳＤＲポインタレジスタ１２５と１２６によりポ
イントされたバイトからスタートして）、一つの演算が
ＡＬＵ１１０により行われ、そしてその結果がＳＤＲの
内の選ばれた１個に移される。ＳＤＲが完全に処理され
た後に、その内容は主記憶１０１に移され（ストリング
動作タイプにより要求された場合）、そしてＲＡＲがデ
ータを取り出すべき主記憶１０１内の次のロケーション
にポイントするため更新される。
【００３６】この新規なシーケンサをつくるに必要な他
のハードウエアは、本発明の好適な実施例によればスト
リング動作中に扱われるべきバイト数を係数するために
用いられるハードウエアレジスタと、本発明にもとづき
データを変換する特別のシーケンサステップを行うため
のオフ−ザ−シェルフ（ｏｆｆ−ｔｈｅ−ｓｈｅｌｆ
）ロジックである。これらステップはこのシーケンスの
機能を示す後述する例において詳細に説明する。
のハードウエアは、本発明の好適な実施例によればスト
リング動作中に扱われるべきバイト数を係数するために
用いられるハードウエアレジスタと、本発明にもとづき
データを変換する特別のシーケンサステップを行うため
のオフ−ザ−シェルフ（ｏｆｆ−ｔｈｅ−ｓｈｅｌｆ
）ロジックである。これらステップはこのシーケンスの
機能を示す後述する例において詳細に説明する。
【００３７】ストリング動作中に扱われるべきバイト数
を係数するハードウエアレジスタは図１では８ビットレ
ジスタ１４０として示してある。前記の米国出願に示さ
れる「Ｌ−レジスタ」がこのカウンタとして使用できる
。本発明の好適な実施例によれば、Ｌ−レジスタ１４０
は「結合型（ｃｏｕｐｌｅｄ ）」（レジスタ全体が演
算されるべきバイト数を係数する）または「非結合型（
ｕｎｃｏｅｐｌｅｄ ）」（Ｌ−レジスタ１４０内の各
ニブル（ｎｉｂｂｌｅ）が独立して作用し、夫々１つの
オペランドのビームと係数を保持する）である。Ｌ−レ
ジスタが結合されてＦＦ（ＨＥＸ）まで減算するかある
いはＬ−レジスタが分離されてＦ（ＨＥＸ）へとニブル
減算するとき、単一制御ワードの制御のもとで処理され
ているストリングが完了する。
を係数するハードウエアレジスタは図１では８ビットレ
ジスタ１４０として示してある。前記の米国出願に示さ
れる「Ｌ−レジスタ」がこのカウンタとして使用できる
。本発明の好適な実施例によれば、Ｌ−レジスタ１４０
は「結合型（ｃｏｕｐｌｅｄ ）」（レジスタ全体が演
算されるべきバイト数を係数する）または「非結合型（
ｕｎｃｏｅｐｌｅｄ ）」（Ｌ−レジスタ１４０内の各
ニブル（ｎｉｂｂｌｅ）が独立して作用し、夫々１つの
オペランドのビームと係数を保持する）である。Ｌ−レ
ジスタが結合されてＦＦ（ＨＥＸ）まで減算するかある
いはＬ−レジスタが分離されてＦ（ＨＥＸ）へとニブル
減算するとき、単一制御ワードの制御のもとで処理され
ているストリングが完了する。
【００３８】この新規なシーケンスの動作を支配するこ
の単一制御ワードを呼び出す前に本発明の好適な実施例
によれば次のレジスタが初期化される。（ａ）レジスタ
１０５と１０６が処理されるべきデータストリングの第
１バイトで初期化される。そのとき１個のオペランドの
みが含まれればそれはレジスタ１０５が初期化されるも
のとする（例示の目的のためのみ）。（ｂ）ＲＡＲ１１
５と１１６が、レジスタ１０５と１０６内のデータを取
り出した主記憶ロケーションのアドレスで初期化される
。（ｃ）ＳＤＲポインタ１２５と１２６が（夫々のＳＤ
Ｒレジスタ内で）演算されるべき第１ＳＤＲバイトのバ
イトロケーションで初期化される。（ｄ）Ｌ−レジスタ
１４０がストリング動作のためにバイトカウントで初期
化される。
の単一制御ワードを呼び出す前に本発明の好適な実施例
によれば次のレジスタが初期化される。（ａ）レジスタ
１０５と１０６が処理されるべきデータストリングの第
１バイトで初期化される。そのとき１個のオペランドの
みが含まれればそれはレジスタ１０５が初期化されるも
のとする（例示の目的のためのみ）。（ｂ）ＲＡＲ１１
５と１１６が、レジスタ１０５と１０６内のデータを取
り出した主記憶ロケーションのアドレスで初期化される
。（ｃ）ＳＤＲポインタ１２５と１２６が（夫々のＳＤ
Ｒレジスタ内で）演算されるべき第１ＳＤＲバイトのバ
イトロケーションで初期化される。（ｄ）Ｌ−レジスタ
１４０がストリング動作のためにバイトカウントで初期
化される。
【００３９】本発明によれば、与えられた制御ワードの
制御のもとでの全シーケンサ動作はより小さいプロセサ
動作に分けられる。これを中央プロセサユニットまたは
ＣＰＵ動作と呼ぶ。各ＣＰＵ動作においてデータは前記
のＡＬＵ／ＳＤＲ動作におけるように、ＳＤＲ１０５と
１０６からアライナ１３５と１３６を通して移される。 ＡＬＵ１１０で処理されそしてＳＤＲ１０５と１０６に
もどされる。
制御のもとでの全シーケンサ動作はより小さいプロセサ
動作に分けられる。これを中央プロセサユニットまたは
ＣＰＵ動作と呼ぶ。各ＣＰＵ動作においてデータは前記
のＡＬＵ／ＳＤＲ動作におけるように、ＳＤＲ１０５と
１０６からアライナ１３５と１３６を通して移される。 ＡＬＵ１１０で処理されそしてＳＤＲ１０５と１０６に
もどされる。
【００４０】更に本発明によれば、前記のポインタとカ
ウンタは各ＣＰＵ動作を完了するときストリング状態を
示すために調整される。
ウンタは各ＣＰＵ動作を完了するときストリング状態を
示すために調整される。
【００４１】１個以上のＳＤＲがそれ以上未処理のデー
タを有しないとき、このシーケンサは次のＣＰＵ動作の
準備として主記憶１０１に対する一連の記憶動作を開始
する。各動作の前にデータモードがポインタとカウンタ
値により部分的に示される制限（詳細は後述する）にも
とづき決定される。前述のようにデータモードは一つの
与えられたＣＰＵ（マシン）サイクルにおいてシーケン
サにより演算しうるバイトの最大数を示す。
タを有しないとき、このシーケンサは次のＣＰＵ動作の
準備として主記憶１０１に対する一連の記憶動作を開始
する。各動作の前にデータモードがポインタとカウンタ
値により部分的に示される制限（詳細は後述する）にも
とづき決定される。前述のようにデータモードは一つの
与えられたＣＰＵ（マシン）サイクルにおいてシーケン
サにより演算しうるバイトの最大数を示す。
【００４２】本発明の一実施例によれば、プロセサはデ
ータ（ＡＬＵタイプの動作について）を３つのデータモ
ードすなわちフルワード（データの４個のバイト）、ハ
ーフワード（データの２バイト）およびバイト（データ
の１バイト）モードの内の一つのモードで処理する。本
発明の好適な実施例は５つのデータモード（０〜４）を
有する。初期化中、システムがデータモード０にセット
される。データモード１は前記のバイトデータモードに
対応し、データモード２はハーフワードデータモードに
、データモード３はフルワードデータモードにそしてデ
ータモード４は「ＭＯＶＥ」タイプの動作専用にフルダ
ブルワードを処理するために保存される。
ータ（ＡＬＵタイプの動作について）を３つのデータモ
ードすなわちフルワード（データの４個のバイト）、ハ
ーフワード（データの２バイト）およびバイト（データ
の１バイト）モードの内の一つのモードで処理する。本
発明の好適な実施例は５つのデータモード（０〜４）を
有する。初期化中、システムがデータモード０にセット
される。データモード１は前記のバイトデータモードに
対応し、データモード２はハーフワードデータモードに
、データモード３はフルワードデータモードにそしてデ
ータモード４は「ＭＯＶＥ」タイプの動作専用にフルダ
ブルワードを処理するために保存される。
【００４３】主記憶ストリング動作中に一つのＣＰＵの
データモードは各ＳＤＲ内の未処理バイトの数、Ｌ−レ
ジスタ１４０により示される、処理されるべきバイトの
数およびＡＬＵ幅（ＡＬＵ１１０の使用を要求する動作
用）により制限される。本発明の好適な実施例によれば
、データモードは現在のデータモードと上記の制限の関
数として各サイクルで動的に予測される。
データモードは各ＳＤＲ内の未処理バイトの数、Ｌ−レ
ジスタ１４０により示される、処理されるべきバイトの
数およびＡＬＵ幅（ＡＬＵ１１０の使用を要求する動作
用）により制限される。本発明の好適な実施例によれば
、データモードは現在のデータモードと上記の制限の関
数として各サイクルで動的に予測される。
【００４４】各ＣＰＵサイクルについてデータモードを
計算することにより、ストリング動作のパフォーマンス
が最適化される。オペランドが完全に処理され、その後
に新しい制御ワードを実行しうることをＬ−レジスタカ
ウンタが示すまで次々のＣＰＵ動作が行われる。
計算することにより、ストリング動作のパフォーマンス
が最適化される。オペランドが完全に処理され、その後
に新しい制御ワードを実行しうることをＬ−レジスタカ
ウンタが示すまで次々のＣＰＵ動作が行われる。
【００４５】本発明によれば、次の３つの特徴の組合せ
がこの新規なシーケンサを従来の長いストリング動作の
コントローラに対して区別するものである。（１）この
シーケンサは上記の動的なデータモード決定法を用いる
ことによりＣＰＵ動作について最大数のデータバイトを
処理する（８バイトまで各サイクル幅処理しうるデータ
のムーブを除き図１に示すシステムでは４バイトまで）
。（２）上記シーケンサは上記部分マシンホールドオフ
を用いることにより１個の制御ワードで全ストリング動
作を行う。（３）シーケンサは、図１に示す種々のポイ
ンタとカウンタの内容にもとづき記憶動作が起きるとき
と動作するＳＤＲを予測することにより、記憶動作が必
要となる前に記憶制御パラメータをセットする。
がこの新規なシーケンサを従来の長いストリング動作の
コントローラに対して区別するものである。（１）この
シーケンサは上記の動的なデータモード決定法を用いる
ことによりＣＰＵ動作について最大数のデータバイトを
処理する（８バイトまで各サイクル幅処理しうるデータ
のムーブを除き図１に示すシステムでは４バイトまで）
。（２）上記シーケンサは上記部分マシンホールドオフ
を用いることにより１個の制御ワードで全ストリング動
作を行う。（３）シーケンサは、図１に示す種々のポイ
ンタとカウンタの内容にもとづき記憶動作が起きるとき
と動作するＳＤＲを予測することにより、記憶動作が必
要となる前に記憶制御パラメータをセットする。
【００４６】この新規なシステムによりいかに動的デー
タモードの決定部分マシンホールドオフおよび記憶予測
を行うかの説明を次に行う。
タモードの決定部分マシンホールドオフおよび記憶予測
を行うかの説明を次に行う。
【００４７】この説明は特定の例に沿ったシーケンサの
機能説明からはじまる。この例は好適なシーケンサの一
群のステップを実行するとき本発明により行われるデー
タ変換に関するものである。この例を図２−５に示して
あり、上記のシーケンサステップを行うことにより得ら
れるデータ変換を示すものである。当業者には、以上の
例と本発明の好適な実施例に示す特定のステップシーケ
ンスにもとづき基準的なオフ−ザ−シェルフロジックを
用いるこのシーケンスを構成することは容易である。
機能説明からはじまる。この例は好適なシーケンサの一
群のステップを実行するとき本発明により行われるデー
タ変換に関するものである。この例を図２−５に示して
あり、上記のシーケンサステップを行うことにより得ら
れるデータ変換を示すものである。当業者には、以上の
例と本発明の好適な実施例に示す特定のステップシーケ
ンスにもとづき基準的なオフ−ザ−シェルフロジックを
用いるこのシーケンスを構成することは容易である。
【００４８】可能な限り少いＣＰＵサイクル数において
ストリング動作を実行するために、各動作についてのデ
ータモードを決定する方法が必要である。ＡＬＵ１１０
とアライナ１３５，１３６（プロセサ１０２内）が４バ
イトのオペランドを処理し、２バイトが一般に市販のプ
ロセサにより処理される。これにより各動作についての
データモードの決定の複雑性が高くなる。通常データモ
ードは制御ワードにコード化されるが、この制御ワード
は本発明では全ストリング動作に利用されているからＣ
ＰＵ動作間でデータモードを変えるための動的方法が必
要である。この問題に対する簡単な解決法、すなわちポ
インタとオペランド長の現在の値を用いてのデータモー
ドの計算はＣＰＵのサイクル時間がデータモードを計算
しＡＬＵの機能を完了させる（１サイクル内で）には短
すぎるため使用できない。
ストリング動作を実行するために、各動作についてのデ
ータモードを決定する方法が必要である。ＡＬＵ１１０
とアライナ１３５，１３６（プロセサ１０２内）が４バ
イトのオペランドを処理し、２バイトが一般に市販のプ
ロセサにより処理される。これにより各動作についての
データモードの決定の複雑性が高くなる。通常データモ
ードは制御ワードにコード化されるが、この制御ワード
は本発明では全ストリング動作に利用されているからＣ
ＰＵ動作間でデータモードを変えるための動的方法が必
要である。この問題に対する簡単な解決法、すなわちポ
インタとオペランド長の現在の値を用いてのデータモー
ドの計算はＣＰＵのサイクル時間がデータモードを計算
しＡＬＵの機能を完了させる（１サイクル内で）には短
すぎるため使用できない。
【００４９】本発明によればこの問題はポインタ、カウ
ンタの現在の値と現在のデータモードを採り、そしてこ
の情報を次のＡＬＵ動作のためのデータモードの計算に
用いることにより解決する。更に、本発明の一実施例に
よれば、データモード値がラッチされ次のＣＰＵ動作の
開始で用いられる。第１動作のデータモードは上記のよ
うにデータモード０を用いることにより第（初期）ＣＰ
Ｕサイクルで決定され、すべてのレジスタはこのサイク
ルの完了時には変更されず、第１の実際のＣＰＵ動作は
次のサイクルで行われる。
ンタの現在の値と現在のデータモードを採り、そしてこ
の情報を次のＡＬＵ動作のためのデータモードの計算に
用いることにより解決する。更に、本発明の一実施例に
よれば、データモード値がラッチされ次のＣＰＵ動作の
開始で用いられる。第１動作のデータモードは上記のよ
うにデータモード０を用いることにより第（初期）ＣＰ
Ｕサイクルで決定され、すべてのレジスタはこのサイク
ルの完了時には変更されず、第１の実際のＣＰＵ動作は
次のサイクルで行われる。
【００５０】すでに示されたように、データモードの計
算の目的は各サイクルにおいてシーケンサにより処理で
きる最大バイト数をきめることである。ｎを現在のデー
タモード値（ｎ＝０すなわち初期データモードを除く）
として２ｎ−１ を計算することにより、ＳＤＲのポイ
ンタ１２５，１２６の値と共に次のマシンサイクルにつ
いてのＳＤＤＲ１０５，１０６の夫々におけるスタート
バイト処理ロケーションを示す調整因子が得られる。予
測ポインタ値のこの計算は明らかに次のサイクル中のＳ
ＤＲ１０５，１０６の夫々において処理しうるバイトの
最大数を反映する。
算の目的は各サイクルにおいてシーケンサにより処理で
きる最大バイト数をきめることである。ｎを現在のデー
タモード値（ｎ＝０すなわち初期データモードを除く）
として２ｎ−１ を計算することにより、ＳＤＲのポイ
ンタ１２５，１２６の値と共に次のマシンサイクルにつ
いてのＳＤＤＲ１０５，１０６の夫々におけるスタート
バイト処理ロケーションを示す調整因子が得られる。予
測ポインタ値のこの計算は明らかに次のサイクル中のＳ
ＤＲ１０５，１０６の夫々において処理しうるバイトの
最大数を反映する。
【００５１】この情報はＬ−レジスタ１４０内の予測カ
ウント（現在のカウントから上記の２ｎ−１ 値を減算
することにより予測される）とＡＬＵの幅（ＡＬＵタイ
プの動作用）と共に次のデータモードを決定するに必要
な条件のすべてである。Ｌ−レジスタ１４０は８ビット
からカウンタであるかあるいは未処理のままのストリン
グのバイト長を示す２個の非結合４ビットカウンタであ
ることはすでに述べた。
ウント（現在のカウントから上記の２ｎ−１ 値を減算
することにより予測される）とＡＬＵの幅（ＡＬＵタイ
プの動作用）と共に次のデータモードを決定するに必要
な条件のすべてである。Ｌ−レジスタ１４０は８ビット
からカウンタであるかあるいは未処理のままのストリン
グのバイト長を示す２個の非結合４ビットカウンタであ
ることはすでに述べた。
【００５２】上述のように上記の条件を利用する実際の
データモードの計算／調整（すなわちデータモード予測
）の一つの例を図２−５について示す。
データモードの計算／調整（すなわちデータモード予測
）の一つの例を図２−５について示す。
【００５３】本発明のこの好適な実施例はこのシーケン
サがそのデータ変換プロセスを行いそしてレジスタを更
新するなどを可能とするためにシステムの主ホールドオ
フ信号を不活性のままにしうる３つのタイプの部分マシ
ンホールドオフの使用を意図している。これら部分マシ
ンホールドオフ信号はレジスタのローディングを禁止す
るための周知の技術（主マシンホールドオフ信号を発生
するためにこのシステムで用いられる技術と同様のもの
）を採用することによりこのシーケンサによって発生し
うる。
サがそのデータ変換プロセスを行いそしてレジスタを更
新するなどを可能とするためにシステムの主ホールドオ
フ信号を不活性のままにしうる３つのタイプの部分マシ
ンホールドオフの使用を意図している。これら部分マシ
ンホールドオフ信号はレジスタのローディングを禁止す
るための周知の技術（主マシンホールドオフ信号を発生
するためにこのシステムで用いられる技術と同様のもの
）を採用することによりこのシーケンサによって発生し
うる。
【００５４】第１のタイプのホールドオフは制御記憶出
力レジスタ（ＣＳＯＲ）に新しいデータがクロックされ
ないようにする。このホールドオフにより新しい制御ワ
ードは所望のシーケンサ動作が完了するまで処理されな
いことになる。
力レジスタ（ＣＳＯＲ）に新しいデータがクロックされ
ないようにする。このホールドオフにより新しい制御ワ
ードは所望のシーケンサ動作が完了するまで処理されな
いことになる。
【００５５】第２のタイプのホールドオフすなわち「ポ
インタホールドオフ」はカウンタとポインタの更新を、
このホールド信号を動作中にオン・オフする手段を含む
このシーケンサ自体による場合を除き防止する。
インタホールドオフ」はカウンタとポインタの更新を、
このホールド信号を動作中にオン・オフする手段を含む
このシーケンサ自体による場合を除き防止する。
【００５６】最後に第３のタイプのホールドオフはプロ
セサ内の条件コードレジスタが有効なＡＬＵ動作後にの
み更新されるようにする。この信号はこのシーケンサが
この信号をその動作中オン・オフして条件コードレジス
タを必要に応じて更新しうるようにするという点でポイ
ンタホールドオフのように機能する。
セサ内の条件コードレジスタが有効なＡＬＵ動作後にの
み更新されるようにする。この信号はこのシーケンサが
この信号をその動作中オン・オフして条件コードレジス
タを必要に応じて更新しうるようにするという点でポイ
ンタホールドオフのように機能する。
【００５７】データモード発生器および上記の部分ホー
ルドオフ信号を発生しオン・オフする手段に加えて、こ
のシーケンサは４ステップのプロセスを利用してＦＯＰ
とＳＯＰを予測する取出し動作／記憶動作（ＦＯＰ／Ｓ
ＯＰ）発生器を含む。
ルドオフ信号を発生しオン・オフする手段に加えて、こ
のシーケンサは４ステップのプロセスを利用してＦＯＰ
とＳＯＰを予測する取出し動作／記憶動作（ＦＯＰ／Ｓ
ＯＰ）発生器を含む。
【００５８】第１ステップにおいて、ポインタレジスタ
１２５，１２６用の予測値とＬ−レジスタ１４０の予測
値が予測データモードで用いられたと同じ方法で計算さ
れる。ステップ２でこれら予測値は、ＡＬＵ動作がそれ
ら値について完了した後にＦＯＰおよびＣＯＰが必要で
あるかどうかを決定する（すなわち与えられたＳＰＲ内
のデータが完全に処理されているかそしてまたは記憶す
る必要があるかどうかを決定する）ために用いられる。 ステップ３において、予測されたＦＯＰおよびＳＯＰ値
は有効なＡＬＵ動作サイクルのはじめにラッチされる。 ステップ４においてＦＯＰとＳＯＰが記憶コントローラ
に順次送られて予測された適正な取り出しまたは記憶動
作を開始する。
１２５，１２６用の予測値とＬ−レジスタ１４０の予測
値が予測データモードで用いられたと同じ方法で計算さ
れる。ステップ２でこれら予測値は、ＡＬＵ動作がそれ
ら値について完了した後にＦＯＰおよびＣＯＰが必要で
あるかどうかを決定する（すなわち与えられたＳＰＲ内
のデータが完全に処理されているかそしてまたは記憶す
る必要があるかどうかを決定する）ために用いられる。 ステップ３において、予測されたＦＯＰおよびＳＯＰ値
は有効なＡＬＵ動作サイクルのはじめにラッチされる。 ステップ４においてＦＯＰとＳＯＰが記憶コントローラ
に順次送られて予測された適正な取り出しまたは記憶動
作を開始する。
【００５９】このシーケンサの動作と機能を詳述したが
、次にその特定の例を図２−５について述べる。この図
は本発明の動作原理、特にデータ変換のために（すなわ
ちストリング処理タスクを行う）本発明をいかに使用し
うるかを示す。
、次にその特定の例を図２−５について述べる。この図
は本発明の動作原理、特にデータ変換のために（すなわ
ちストリング処理タスクを行う）本発明をいかに使用し
うるかを示す。
【００６０】図２は図１のコンピュータシステムについ
ての初期条件群の例を示す。これら初期条件は図３−５
のシーケンサにより変換される。
ての初期条件群の例を示す。これら初期条件は図３−５
のシーケンサにより変換される。
【００６１】図２は特に主記憶２０１、主記憶２０１内
のオペランド２５０と２５５、オペランド２５０と２５
５の夫々の拡大図、およびＳＤＲ２０５と２０６、ポイ
ンタレジスタ２２５と２２６、Ｌ−レジスタ２４０の初
期条件を示している。主記憶２０１、オペランド２５０
、オペランド２５５は図１の主記憶１０１、オペランド
１５０，１５５に夫々対応する。レジスタ２０５，２０
６，２２５，２２６，２４０は図１のレジスタ１０５，
１０６，１２５，１２６，１４０に夫々対応する。
のオペランド２５０と２５５、オペランド２５０と２５
５の夫々の拡大図、およびＳＤＲ２０５と２０６、ポイ
ンタレジスタ２２５と２２６、Ｌ−レジスタ２４０の初
期条件を示している。主記憶２０１、オペランド２５０
、オペランド２５５は図１の主記憶１０１、オペランド
１５０，１５５に夫々対応する。レジスタ２０５，２０
６，２２５，２２６，２４０は図１のレジスタ１０５，
１０６，１２５，１２６，１４０に夫々対応する。
【００６２】例として右から左のインストラクション（
例えばＡＤＤ）が行われているとする。ＳＤＲ２０５と
２０６はオペランドストリングの夫々とからのデータモ
ード４の内容により初期化される。処理は上位のメモリ
ロケーションから低位へと進み、右から左のインストラ
クションを実行する。
例えばＡＤＤ）が行われているとする。ＳＤＲ２０５と
２０６はオペランドストリングの夫々とからのデータモ
ード４の内容により初期化される。処理は上位のメモリ
ロケーションから低位へと進み、右から左のインストラ
クションを実行する。
【００６３】Ｌ−レジスタ２４０（フル結合Ｌ−レジス
タすなわち８ビット長とする）内の初期バイトカウント
が１７（ＨＺＸ）にセットされそして現在のデータモー
ドは０（初期化についての定義による）にセットされる
。Ｌ−レジスタ２４０のカウントは各オペランドのバイ
ト長を示す。バイトカウントが各オペランドについて異
なっているとすればＬ−レジスタは「非結合」であって
２個の４ビットカウンタを含む。
タすなわち８ビット長とする）内の初期バイトカウント
が１７（ＨＺＸ）にセットされそして現在のデータモー
ドは０（初期化についての定義による）にセットされる
。Ｌ−レジスタ２４０のカウントは各オペランドのバイ
ト長を示す。バイトカウントが各オペランドについて異
なっているとすればＬ−レジスタは「非結合」であって
２個の４ビットカウンタを含む。
【００６４】ポインタレジスタ２２５の初期値は２であ
り、ＳＤＲ２０５内の処理が図２のバイト２でスタート
することを示す。ポインタレジスタ２２６の初期値は５
であり、ＳＤＲ２０６内の処理が図２のバイト５でスタ
ートすることを示す。
り、ＳＤＲ２０５内の処理が図２のバイト２でスタート
することを示す。ポインタレジスタ２２６の初期値は５
であり、ＳＤＲ２０６内の処理が図２のバイト５でスタ
ートすることを示す。
【００６５】ＲＡＲ２１５と２１６（図１のＲＡＲ１１
５と１１６に夫々対応する）は初期化されて主記憶２０
１内のオペランド２５０と２５５をポイントする。特に
、これらレジスタの夫々は図２の下の部分に示すオペラ
ンド２５０と２５５の拡大図に示すダブルワード４にポ
イントする。
５と１１６に夫々対応する）は初期化されて主記憶２０
１内のオペランド２５０と２５５をポイントする。特に
、これらレジスタの夫々は図２の下の部分に示すオペラ
ンド２５０と２５５の拡大図に示すダブルワード４にポ
イントする。
【００６６】第１および第２オペランド（オペランド２
５０と２５５）の拡大図は各オペランドのバイトストリ
ングが主記憶２０１内で数個のダブルワードロケーショ
ンにまたがることも示している。事実、各オペランドは
２４バイトの範囲（カウンタのＦＦ（ＨＥＸ）への減算
が一つのダン（ｄｏｎｅ）条件を意味するように１７（
ＨＥＸ）プラス１バイト）で４個のダブルワードにまた
がっている。
５０と２５５）の拡大図は各オペランドのバイトストリ
ングが主記憶２０１内で数個のダブルワードロケーショ
ンにまたがることも示している。事実、各オペランドは
２４バイトの範囲（カウンタのＦＦ（ＨＥＸ）への減算
が一つのダン（ｄｏｎｅ）条件を意味するように１７（
ＨＥＸ）プラス１バイト）で４個のダブルワードにまた
がっている。
【００６７】本発明により図２のデータを変換するため
にこのシーケンサは各マシンサイクルにおいて１回の６
ステップ処理を行う。これらステップの内のいくつかは
初期化サイクル中または例えば取出しや記憶の必要のな
いサイクル中にスキップされる。これら６（ステップは
次の通りである。 ステップ０：前のサイクル「予測データモード」で現在
のデータモードを更新し、前のサイクルの予測値でＳＤ
ＲポインタレジスタおよびＬ−レジスタの現在の値を更
新する。 ステップ１：現在のＳＤＲポインタ値、Ｌ−レジスタの
現在の値および現在のデータモードを用いてアライナ（
生じつつあるＡＬＵ動作用）を介してＳＤＲからの情報
をアラインする。 ステップ２：すべてのＡＬＵ動作（特定されれば）を行
いそして（必要であれば） 結
果を上記ＳＤＲの予定の１個にもどす。 ステップ３：次の動作用にＳＤＲポインタレジスタとＬ
−レジスタを予測する（更新された値はそのときのサイ
クルではセットされずステップ０において次のサイクル
でラッチされる）。 ステップ４：ＳＤＲポインタレジスタの値とＬ−レジス
タ内の値と現在のデータモードを用いて次の動作用のデ
ータモードを予測し（例えばデータモード発生器の説明
において述べたように）、そして次のＣＰＵ動作後に必
要とされる取出しまたは記憶を予測する。 ステップ５：要求された取り出しまたは記憶を開始する
。
にこのシーケンサは各マシンサイクルにおいて１回の６
ステップ処理を行う。これらステップの内のいくつかは
初期化サイクル中または例えば取出しや記憶の必要のな
いサイクル中にスキップされる。これら６（ステップは
次の通りである。 ステップ０：前のサイクル「予測データモード」で現在
のデータモードを更新し、前のサイクルの予測値でＳＤ
ＲポインタレジスタおよびＬ−レジスタの現在の値を更
新する。 ステップ１：現在のＳＤＲポインタ値、Ｌ−レジスタの
現在の値および現在のデータモードを用いてアライナ（
生じつつあるＡＬＵ動作用）を介してＳＤＲからの情報
をアラインする。 ステップ２：すべてのＡＬＵ動作（特定されれば）を行
いそして（必要であれば） 結
果を上記ＳＤＲの予定の１個にもどす。 ステップ３：次の動作用にＳＤＲポインタレジスタとＬ
−レジスタを予測する（更新された値はそのときのサイ
クルではセットされずステップ０において次のサイクル
でラッチされる）。 ステップ４：ＳＤＲポインタレジスタの値とＬ−レジス
タ内の値と現在のデータモードを用いて次の動作用のデ
ータモードを予測し（例えばデータモード発生器の説明
において述べたように）、そして次のＣＰＵ動作後に必
要とされる取出しまたは記憶を予測する。 ステップ５：要求された取り出しまたは記憶を開始する
。
【００６８】これら６ステップのすべては各マシンサイ
クル中に生じうる。オペランドの実際の取り出しまたは
記憶は後に行うことができる。
クル中に生じうる。オペランドの実際の取り出しまたは
記憶は後に行うことができる。
【００６９】第１シーケンサ動作（初期化段階）は、デ
ータモードが初期化においてデータモード０にセットさ
れてからステップ０−３をスキップする。ステップ４は
次のシーケンサ動作（初期化シーケンスではデータ変換
は行われない）中に行いうる最大の動作を決定するため
に行われ、そして次のＣＰＵ動作後に取出しまたは記憶
が要求されないことを決定する。図２において、次のサ
イクルで処理しうる最大のバイト数は次のデータモード
がＳＤＲ２０５内のデータの量（バイト０，１，２）で
きまるから２バイト（１ハーフワード）である。ＳＤＲ
２０５には３バイトが処理されるべきものとして残って
いるが、このシーケンサの実施例はＡＬＵ動作について
１，２または４バイトを処理するだけである。従って、
少くとも１バイトがＳＤＲ２０５に処理されるべきもの
として残るから、次のＣＰＵ動作に続いて取出しまたは
記憶は行う必要がない。ステップ５は、初期データモー
ドが０であるからスキップされ、従って次のサイクル中
に処理するためのデータを与えるための取出しまたは記
憶は不要である。
ータモードが初期化においてデータモード０にセットさ
れてからステップ０−３をスキップする。ステップ４は
次のシーケンサ動作（初期化シーケンスではデータ変換
は行われない）中に行いうる最大の動作を決定するため
に行われ、そして次のＣＰＵ動作後に取出しまたは記憶
が要求されないことを決定する。図２において、次のサ
イクルで処理しうる最大のバイト数は次のデータモード
がＳＤＲ２０５内のデータの量（バイト０，１，２）で
きまるから２バイト（１ハーフワード）である。ＳＤＲ
２０５には３バイトが処理されるべきものとして残って
いるが、このシーケンサの実施例はＡＬＵ動作について
１，２または４バイトを処理するだけである。従って、
少くとも１バイトがＳＤＲ２０５に処理されるべきもの
として残るから、次のＣＰＵ動作に続いて取出しまたは
記憶は行う必要がない。ステップ５は、初期データモー
ドが０であるからスキップされ、従って次のサイクル中
に処理するためのデータを与えるための取出しまたは記
憶は不要である。
【００７０】この例における第２のシーケンサ動作を図
３に示す（図３以降では図２に用いた参照番号がこのシ
ーケンサにより行われるステップにも用いられている）
。この第２動作はステップ０を行うものであり、すなわ
ち現データモードをデータモード２（予測ハーフワード
モード）に更新し、そして前のサイクルの予測値でＳＤ
ＲポインタレジスタとＬ−レジスタの値を更新すること
である。ステップ１が次に行われてＡＬＵ動作について
ＳＤＲ２０５と２０６からのデータをアラインさせる。 これは図３においてアライナ２３５と２３６（図１のア
ライナ１３５と１３６に対応）に生じるアラインしたデ
ータで示されている。ステップ２が次に行われる。 すなわちＡＬＵ２１０（図１のＡＬＵ１１０に対応）が
レジスタ２３５と２３６に示す１６進値の和（バイトご
と）を発生しそしてそれをＳＤＲの内の予め選ばれた１
個にもどし記憶する。ＳＤＲ２０５は図３においてＡＬ
Ｕ２４０により発生されたハーフワード和をＡＬＵ出力
ブロック３４５を介して受ける。
３に示す（図３以降では図２に用いた参照番号がこのシ
ーケンサにより行われるステップにも用いられている）
。この第２動作はステップ０を行うものであり、すなわ
ち現データモードをデータモード２（予測ハーフワード
モード）に更新し、そして前のサイクルの予測値でＳＤ
ＲポインタレジスタとＬ−レジスタの値を更新すること
である。ステップ１が次に行われてＡＬＵ動作について
ＳＤＲ２０５と２０６からのデータをアラインさせる。 これは図３においてアライナ２３５と２３６（図１のア
ライナ１３５と１３６に対応）に生じるアラインしたデ
ータで示されている。ステップ２が次に行われる。 すなわちＡＬＵ２１０（図１のＡＬＵ１１０に対応）が
レジスタ２３５と２３６に示す１６進値の和（バイトご
と）を発生しそしてそれをＳＤＲの内の予め選ばれた１
個にもどし記憶する。ＳＤＲ２０５は図３においてＡＬ
Ｕ２４０により発生されたハーフワード和をＡＬＵ出力
ブロック３４５を介して受ける。
【００７１】第２シーケンサ動作は次のＣＰＵ動作のた
めにＳＤＲポインタレジスタ２２５，２２６およびＬ−
レジスタ２４０にロードされるべき値の予測へと続く（
ここでもこれら値は次のステップ０においてラッチされ
る次のサイクルまでセットされない）。ステップ４は新
しいデータモードの予測のため行われ（データモードの
予測プロセスでＳＤＲポインタレジスタとＬ−レジスタ
の現在値を調整（セットではない）するために用いられ
る調整値２を得るためｎ＝２として２ｎ−１ を計算す
る）、その結果はＳＤＲ２０５に処理されるべきとして
残る１つのバイト（バイト０）が次のデータモードをデ
ータモード１（バイトモード）にさせる。ＳＤＲ２０５
内のすべてのデータは次のＣＰＵ動作に続いて処理され
るから、次のＣＰＵ動作後に取出しおよび記憶動作が予
測される。次のサイクルで処理するためのデータがＳＤ
Ｒにあるためこのときは取出しまたは記憶は不要であり
、かくして第２シーケンサ動作は終了する。
めにＳＤＲポインタレジスタ２２５，２２６およびＬ−
レジスタ２４０にロードされるべき値の予測へと続く（
ここでもこれら値は次のステップ０においてラッチされ
る次のサイクルまでセットされない）。ステップ４は新
しいデータモードの予測のため行われ（データモードの
予測プロセスでＳＤＲポインタレジスタとＬ−レジスタ
の現在値を調整（セットではない）するために用いられ
る調整値２を得るためｎ＝２として２ｎ−１ を計算す
る）、その結果はＳＤＲ２０５に処理されるべきとして
残る１つのバイト（バイト０）が次のデータモードをデ
ータモード１（バイトモード）にさせる。ＳＤＲ２０５
内のすべてのデータは次のＣＰＵ動作に続いて処理され
るから、次のＣＰＵ動作後に取出しおよび記憶動作が予
測される。次のサイクルで処理するためのデータがＳＤ
Ｒにあるためこのときは取出しまたは記憶は不要であり
、かくして第２シーケンサ動作は終了する。
【００７２】第３シーケンサ動作を図４に示す。この第
３動作はステップ０を行うことであり、すなわち、現在
のデータモードをデータモード１（止そうバイトモード
）に更新し、ＳＤＲポインタレジスタとＬ−レジスタの
値を前のサイクルの予測値を更新する。次のステップ１
はＡＬＵ動作用にＳＤＲ２０５と２０６からのデータを
アラインさせることである。これは図４においてアライ
ナ２３５と２３６におけるアラインされたデータで示し
ている。次にステップ２が行われてＡＬＵ２１０がレジ
スタ２３５と２３６の１６進値の和をつくり、その結果
（４９（ＨＥＸ））をブロック３４５で示すＡＬＵ出力
を介してＳＤＲ２０５に記憶する。
３動作はステップ０を行うことであり、すなわち、現在
のデータモードをデータモード１（止そうバイトモード
）に更新し、ＳＤＲポインタレジスタとＬ−レジスタの
値を前のサイクルの予測値を更新する。次のステップ１
はＡＬＵ動作用にＳＤＲ２０５と２０６からのデータを
アラインさせることである。これは図４においてアライ
ナ２３５と２３６におけるアラインされたデータで示し
ている。次にステップ２が行われてＡＬＵ２１０がレジ
スタ２３５と２３６の１６進値の和をつくり、その結果
（４９（ＨＥＸ））をブロック３４５で示すＡＬＵ出力
を介してＳＤＲ２０５に記憶する。
【００７３】第３シーケンサの動作は再びＳＤＲポイン
タレジスタ２２５と２２６およびＬ−レジスタ２４０に
ロードされるべき値の予測に続く（予測値は図５に示す
ように次のサイクルでセットされる）。次のサイクル用
の新しいデータモードがこのとき予測される。
タレジスタ２２５と２２６およびＬ−レジスタ２４０に
ロードされるべき値の予測に続く（予測値は図５に示す
ように次のサイクルでセットされる）。次のサイクル用
の新しいデータモードがこのとき予測される。
【００７４】図４の動作サイクルに続くサイクル用のデ
ータモードを予測するために調整値１を得るべく２ｎ−
１ を計算する。但しｎ＝１である。この調整値はデー
タモード予測処理において現在のＳＤＲポインタレジス
タとＬ−レジスタの値を調整（セットではない）のため
に再び用いられる。
ータモードを予測するために調整値１を得るべく２ｎ−
１ を計算する。但しｎ＝１である。この調整値はデー
タモード予測処理において現在のＳＤＲポインタレジス
タとＬ−レジスタの値を調整（セットではない）のため
に再び用いられる。
【００７５】図４から、新しいダブルワードがレジスタ
２０５に更にデータをロードするには取出されねばなら
ないことは明らかである。これは第３シーケンサ動作に
おいて予測された取出し動作である。Ｌ−レジスタ２４
０はＦＦ（ＨＥＸ）まで減算されず、１５（ＨＥＸ）と
なり、かくして処理処理されるべきデータが存在する。 図４の場合にはＳＤＲ２０６内の残りのバイトは次のデ
ータモードの決定における支配的な条件である。ポイン
タレジスタ２０６を調整するために計算された値は１で
あるから、レジスタ２２６の予測ポインタ値は２となり
、従ってデータモード２（すなわちハーフワードデータ
モード）が次のサイクルについてステップ４で予測され
る。
２０５に更にデータをロードするには取出されねばなら
ないことは明らかである。これは第３シーケンサ動作に
おいて予測された取出し動作である。Ｌ−レジスタ２４
０はＦＦ（ＨＥＸ）まで減算されず、１５（ＨＥＸ）と
なり、かくして処理処理されるべきデータが存在する。 図４の場合にはＳＤＲ２０６内の残りのバイトは次のデ
ータモードの決定における支配的な条件である。ポイン
タレジスタ２０６を調整するために計算された値は１で
あるから、レジスタ２２６の予測ポインタ値は２となり
、従ってデータモード２（すなわちハーフワードデータ
モード）が次のサイクルについてステップ４で予測され
る。
【００７６】更に、ステップ４において、次のＣＰＵサ
イクルについて必要な取り出しまたは記憶に関しての予
測が再びなされる。図示の例では必要ない。
イクルについて必要な取り出しまたは記憶に関しての予
測が再びなされる。図示の例では必要ない。
【００７７】ステップ５においてレジスタ２０５の更新
された内容のマスクされた記憶（主記憶装置１０１への
）が開始される（すなわち、最も左のバイトからの４９
（ＨＥＸ）と隣りのバイトからの４Ｂ（ＨＥＸ）と５２
（ＨＥＸ）が記憶されるべき値である）。更に、ステッ
プ５においてオペランド２５０についての次のダブルワ
ードロケーションの内容をレジスタ２０５に入れるため
の主記憶取出しが開始される。これは図２のオペランド
２５０の拡大図に示すロケーション３からのダブルワー
ドである。
された内容のマスクされた記憶（主記憶装置１０１への
）が開始される（すなわち、最も左のバイトからの４９
（ＨＥＸ）と隣りのバイトからの４Ｂ（ＨＥＸ）と５２
（ＨＥＸ）が記憶されるべき値である）。更に、ステッ
プ５においてオペランド２５０についての次のダブルワ
ードロケーションの内容をレジスタ２０５に入れるため
の主記憶取出しが開始される。これは図２のオペランド
２５０の拡大図に示すロケーション３からのダブルワー
ドである。
【００７８】次（第４）のシーケンサ動作において、Ｓ
ＤＲポインタ２２５と２２６は夫々７と２にセットされ
、Ｌ−レジスタ２４０は１４にセットされる（これは第
３シーケンサ動作では１バイトのみが処理されたためで
ある）。
ＤＲポインタ２２５と２２６は夫々７と２にセットされ
、Ｌ−レジスタ２４０は１４にセットされる（これは第
３シーケンサ動作では１バイトのみが処理されたためで
ある）。
【００７９】次のシーケンサ動作については例えば、取
出されたダブルワードがバイト位置０−７に１６進値７
０−７７を夫々含むものとする（図２のオペランド２５
０の拡大図においてダブルワード３で示すように）。
出されたダブルワードがバイト位置０−７に１６進値７
０−７７を夫々含むものとする（図２のオペランド２５
０の拡大図においてダブルワード３で示すように）。
【００８０】この例における第４シーケンサ動作を図５
に示しており、ステップ０において現在のデータモード
が予測されたハーフワードデータモードに更新され、Ｓ
ＤＲポインタレジスタとＬ−レジスタの値が前のサイク
ルの予測値で更新される。次のステップ１はＡＬＵ動作
用にＳＤＲ２０５と２０６からのデータのアラインメン
トである。これら図５にアライナ２３５と２３６におけ
るアラインされたデータで示している。次のステップ２
でＡＬＵ２１０がアライナ２３５と２３６の出力に１６
進値の和を発生する。結果は再びＡＬＵ出力ブロック３
４５を介してＳＤＲ２０５にもどされ記憶される。
に示しており、ステップ０において現在のデータモード
が予測されたハーフワードデータモードに更新され、Ｓ
ＤＲポインタレジスタとＬ−レジスタの値が前のサイク
ルの予測値で更新される。次のステップ１はＡＬＵ動作
用にＳＤＲ２０５と２０６からのデータのアラインメン
トである。これら図５にアライナ２３５と２３６におけ
るアラインされたデータで示している。次のステップ２
でＡＬＵ２１０がアライナ２３５と２３６の出力に１６
進値の和を発生する。結果は再びＡＬＵ出力ブロック３
４５を介してＳＤＲ２０５にもどされ記憶される。
【００８１】第４シーケンサ動作は次に次のサイクル（
ステップ３）についてのＳＤＲポインタとＬ−レジスタ
の値の予測にそして次に、ＳＤＲ２０６に残られる１個
の未処理バイトについて次のサイクルについてのバイト
モードの予測（ステップ４）に続く。
ステップ３）についてのＳＤＲポインタとＬ−レジスタ
の値の予測にそして次に、ＳＤＲ２０６に残られる１個
の未処理バイトについて次のサイクルについてのバイト
モードの予測（ステップ４）に続く。
【００８２】図３−５以降の第４シーケンサ動作のこれ
ら処理ステップ後の次のシーケンス動作への連続から、
当業者はデータ取り出しと記憶の他の例（例えばオペラ
ンド２５５のダブルワード３が次の（第５）シーケンサ
動作中にＳＤＲ２０６に取込まれる）、データモードが
３にセットされる例（すなわちフルワードの４バイト処
理が、例えば図示の例では第６シーケンス動作中に可能
とされる場合）等は容易に理解しうる。
ら処理ステップ後の次のシーケンス動作への連続から、
当業者はデータ取り出しと記憶の他の例（例えばオペラ
ンド２５５のダブルワード３が次の（第５）シーケンサ
動作中にＳＤＲ２０６に取込まれる）、データモードが
３にセットされる例（すなわちフルワードの４バイト処
理が、例えば図示の例では第６シーケンス動作中に可能
とされる場合）等は容易に理解しうる。
【００８３】オペランド２５０と２５５に関連するすべ
てのデータはブランチ予測メカニズムの使用または水平
マイクロコードの介在なしに１つの制御ワードの制御に
より処理される。
てのデータはブランチ予測メカニズムの使用または水平
マイクロコードの介在なしに１つの制御ワードの制御に
より処理される。
【００８４】この処理シーケンスは前述のように、Ｌ−
レジスタ２４０内の値がＦＦ（ＨＥＸ）まで減少したと
きに終了する。
レジスタ２４０内の値がＦＦ（ＨＥＸ）まで減少したと
きに終了する。
【００８５】図２−５について述べたものは本発明の原
理により動作するシーケンスがいかにして１以上のデー
タストリングについてシーケンスを行い変換するかの一
つの特定の例である。明らかに、この例は初期条件、オ
ペランドの選択等により変更しうるが、前記した６ステ
ップの処理は本発明の意図するようにハードウエアシー
ケンサに与えられる任意の初期データセットの処理に適
したものである。
理により動作するシーケンスがいかにして１以上のデー
タストリングについてシーケンスを行い変換するかの一
つの特定の例である。明らかに、この例は初期条件、オ
ペランドの選択等により変更しうるが、前記した６ステ
ップの処理は本発明の意図するようにハードウエアシー
ケンサに与えられる任意の初期データセットの処理に適
したものである。
【００８６】このハードウエアデータストリング動作コ
ントローラ（シーケンサ）は前記した目的のすべてを達
成する。
ントローラ（シーケンサ）は前記した目的のすべてを達
成する。
【図１】本発明により可変長主記憶ストリング動作を行
うために新規なシーケンサに関連して利用されるコンピ
ュータシステムの一例の部分（メモリおよびプロセサ要
素のサブセット）を示す図。
うために新規なシーケンサに関連して利用されるコンピ
ュータシステムの一例の部分（メモリおよびプロセサ要
素のサブセット）を示す図。
【図２】この新規なシーケンサがいかにしてデータを変
換するかを説明する際に有用（後述する本発明の説明と
の関連において）である図１に示すコンピュータシステ
ムについての初期条件セットを示す図。
換するかを説明する際に有用（後述する本発明の説明と
の関連において）である図１に示すコンピュータシステ
ムについての初期条件セットを示す図。
【図３】図１のコンピュータシステムの種々のレジスタ
内のデータ（図２に示すように初期化される）が新規な
シーケンサにより演算されるときそれらレジスタの内容
に対する変更をステップ毎に示す図。
内のデータ（図２に示すように初期化される）が新規な
シーケンサにより演算されるときそれらレジスタの内容
に対する変更をステップ毎に示す図。
【図４】演算時のレジスタ内容に対する変更を示す図。
【図５】演算時のレジスタ内容に対する変更を示す図。
１００ コンピュータシステム
１０２ プロセサ
１０１ 主記憶装置
１０５，１０６ ＳＤＲ
１１０ ＡＬＵ
１１５，１１６ ＲＡＲ
１２５，１２６ ＳＤＲポインタレジスタ１３５，１
３６ アライナロジック １４０ Ｌ−レジスタ
３６ アライナロジック １４０ Ｌ−レジスタ
Claims (21)
- 【請求項１】データ処理システムの制御記憶装置及び主
記憶装置に接続してこの主記憶装置に記憶された少くと
も１バイトの可変長のオペランドに関するデータについ
て、上記制御記憶装置から取り出される１個の制御ワー
ドの制御のもとで主記憶ストリング動作を行うための、
下記要件を含むハードウエアデータストリング演算コン
トローラ： （ａ） 一つの与えられたマシンサイクルにおいて処
理しうる、オペランドに関係するデータの最大バイト数
を動的に決定する手段； （ｂ） 上記制御ワードを完全に実行するために少く
とも複数のマシンサイクルが必要なときに部分マシンホ
ールドオフを行う手段； （ｃ） 上記少くとも１バイトのオペランドに関係す
るデータを完全に処理するに必要な主記憶動作を、主記
憶動作が行われるべきマシンサイクルの前に予測する手
段。 - 【請求項２】前記コントローラはデータ処理システムの
少くとも１個のプロセサ内に含まれており、このプロセ
サは算術ロジックユニット（ＡＬＵ）と、システムくロ
ックと、条件コードレジスタと、前記ストリング動作を
行うために上記コントローラにより用いられる１セット
のポインタと少くとも１個のカウンタを含む複数のレジ
スタと、主記憶装置から取り出されるとき未処理のオペ
ランドに関係するデータを記憶する少くとも１個のレジ
スタと、を含むごとくなった請求項１のコントローラ。 - 【請求項３】前記部分マシンホールドオフを行う手段は
下記要件を更に含む、請求項２のコントローラ：（ａ）
制御コードが前記制御記憶装置からクロックアウト
されないようにする手段； （ｂ） 前記カウンタとポインタの更新を選択的に禁
止する手段； （ｃ） 前記条件コードレジスタの更新を選択的に禁
止する手段。 - 【請求項４】前記条件コードレジスタは有効ＡＬＵ動作
後にのみ更新されることを特徴とする請求項３のコント
ローラ。 - 【請求項５】前記動的な決定は更に、前記与えられたマ
シンサイクルにおいて次のマシンサイクル中に前記コン
トローラを動作させるための複数のデータモードの内の
１つを予測するデータモード発生器を含む請求項１のコ
ントローラ。 - 【請求項６】前記データモード発生器は、前記少くとも
１個のレジスタに処理されるべきものとして残されるデ
ータの量、ＡＬＵ動作が前記制御ワードにより特定され
るときのＡＬＵデータ幅及びオペランドに関係するデー
タの未処理バイトの総数を示すカウンタ値の組合せにも
とづきデータモードを予測することを特徴とする請求項
５のコントローラ。 - 【請求項７】前記データモード発生器は前記の組合せ並
びに予測になされるマシンサイクル中の前記コントロー
ラのデータモードにもとづきデータモードを予測するよ
うに動作することを特徴とする請求項６のコントローラ
。 - 【請求項８】前記主記憶動作を予測する手段は更に、与
えられたプロセサレジスタが次のマシンサイクルにおい
て未処理データを含まないことを決定する手段を含む、
請求項２のコントローラ。 - 【請求項９】前記与えられたプロセサレジスタが未処理
データを含まないとき主記憶動作を開始させる手段を含
み、そして更に前記オペランドに関係するデータの新し
い部分の前記主記憶装置から前記与えられたレジスタへ
の取出しを次に開始するように動作する請求項８のコン
トローラ。 - 【請求項１０】左から右及び右から左のインストラクシ
ョンのサブセットを処理するように動作することを特徴
とする請求項１のコントローラ。 - 【請求項１１】水平マイクロコードを介在させずに可変
長主記憶ストリング動作を行うように動作することを特
徴とする請求項１のコントローラ。 - 【請求項１２】データ処理システムの制御記憶装置及び
主記憶装置に接続してこの主記憶装置に記憶された少く
とも１バイトの可変長のオペランドに関係するデータに
ついて、上記制御記憶装置から取り出される１個の制御
ワードの制御のもとで主記憶ストリング動作を行うため
の、下記要件を含むハードウエアデータストリングコン
トローラ： （ａ） 上記主記憶装置に接続して主記憶データの緩
衝を行うための第１及び第２記憶レジスタ（ＳＤＲ）；
（ｂ） 上記第１及び第２ＳＤＲのいずれかにより緩
衝されるデータの主記憶装置的アドレスを保持するため
の第１及び第２レゾルブドアドレスレジスタ（ＲＡＲ）
；（ｃ） 上記第１及び第２ＳＤＲに含まれる選択さ
れたデータバイトについて算術または論理演算を行うた
めの算術ロジックユニット（ＡＬＵ）； （ｄ） 上記第１及び第２ＳＤＲに夫々関連して処理
のための各関連ＳＤＲ内のスタートバイトを示すための
第１及び第２ＳＤＲポインタレジスタ； （ｅ） 上記第１及び第２ＳＤＲと上記ＡＬＵの間に
夫々接続してオペランドに関係するデータをそれについ
てのＡＬＵ動作の生じる前記その処理のためのバイトを
アラインするための第１及び第２アライナ手段；（ｆ）
ストリング動作のパフォーマンス中に処理されるべ
きものとして残る未処理バイトの総数のカウントを維持
するために用いられる少くとも１個のカウンタ；（ｇ）
上記１個の制御ワードに関連するインストラクショ
ンにもとづき上記ＳＤＲの内の少くとも１個のデータを
変換する手段； （ｈ） 上記少くとも１個のＳＤＲにおいて変換され
たデータを上記主記憶装置に回復させる手段。 - 【請求項１３】左から右及び右から左のインストラクシ
ョンのサブセットを処理するように動作することを特徴
とする請求項１２のコントローラ。 - 【請求項１４】水平マイクロコードの介在とは無関係に
可変長主記憶ストリング動作を行わせるように動作する
ことを特徴とする請求項１２のコントローラ。 - 【請求項１５】データ処理システムの制御記憶装置と主
記憶装置に接続するハードウエアデータストリング動作
コントローラにより１個の制御ワードの制御にもとで少
くとも１バイトの可変長オペランドデータについて主記
憶ストリング動作を行わせる下記段階を含む方法：（ａ
） 与えられた一つのマシンサイクルにおいて処理し
うるオペランドに関係するデータの最大バイト数を動的
に決定する段階； （ｂ） 上記制御ワードを完全に実行するために少く
とも複数のマシンサイクルが必要なとき部分マシンホー
ルドオフを行う段階； （ｃ） 上記少くとも１バイトのオペランドに関係す
るデータを完全に処理するに必要な主記憶動作をその動
作を行うマシンサイクルの前に予測する段階。 - 【請求項１６】前記動的に決定する段階は更に少くとも
１個のプロセサレジスタに処理されるべきとして残され
たデータの量と、ＡＬＵ動作が前記制御ワードにより特
定されるとき算術ロジックユニット（ＡＬＵ）データ幅
とオペランドに関係するデータの未処理バイトの総数を
示すカウンタ値とを含む条件の組合せにもとづいてデー
タモードを予測する段階を含む、請求項１４の方法。 - 【請求項１７】前記データモードを予測する段階は前記
条件の組合せと予測を行うマシンサイクル中の前記コン
トローラのデータモードとしてもとづきデータモードを
予測することを特徴とする請求項１６の方法。 - 【請求項１８】前記部分マシンホールドオフを行う段階
は下記段階を含む、請求項１５の方法：（ａ） 制御
ワードの前記制御記憶からのクロックアウトを禁止する
段階；（ｂ） 前記カウンタとポインタの更新を選択
的に禁止する段階；（ｃ） 前記条件コードレジスタ
の更新を選択的に禁止する段階。 - 【請求項１９】前記主記憶動作を予測する段階は、与え
られたプロセサレジスタが未処理データを含まないとき
を決定する段階を含む、請求項１８の方法。 - 【請求項２０】下記段階を更に含む請求項１９の方法：
（ａ） 前記与えられたプロセサレジスタが未処理デ
ータを含まないとき前記主記憶装置への記憶動作を開始
する段階； （ｂ） それに続いて前記オペランドに関係するデー
タの新しい部分の主記憶装置から上記与えられたレジス
タへの取出しを開始する段階。 - 【請求項２１】データ処理システムの制御記憶装置と主
記憶装置とに接続するハードウエアデータストリング動
作コントローラを介して一つの制御ワードの制御のもと
で少くとも１バイトの可変長オペランドデータについて
の主記憶ストリング動作を行うための、下記段階を含む
方法： （ａ） 上記主記憶装置に接続する第１及び第２記憶
データレジスタ（ＳＤＲ）への主記憶データを緩衝する
段階； （ｂ） 上記第１及び第２ＳＤＲにより緩衝されてい
るデータの主記憶装置アドレスを第１及び第２レゾルブ
ドアドレスレジスタ（ＲＡＲ）に記憶する段階；（ｃ）
算術ロジックユニット（ＡＬＵ）を用いて上記第１
及び第２ＳＤＲ内に含まれる選択されたデータバイトに
ついての算術または論理演算を行う段階；（ｄ） 上
記第１及び第２ＳＤＲの夫々に関連する第１及び第２Ｓ
ＤＲポインタレジスタを用いて各ＳＤＲ内の処理しうる
スタートバイトを示す段階；（ｅ） 上記第１及び第
２ＳＤＲと上記ＡＬＵとの間に夫々接続する第１及び第
２アライナ手段により、処理しうるオペランドに関係す
るデータのＡＬＵ演算の前にそれらデータのバイトをア
ラインする段階；（ｆ） ソトリング動作のパフォー
マンス中処理されるべきとして残る未処理バイトの総数
のカウントを少くとも１個のカウンタに維持する段階； （ｇ） 上記１個の制御ワードに関連するインストラ
クションにもとづき上記少くとも１個のＳＤＲ内のデー
タを変換する段階； （ｈ） 上記少くとも１個のＳＤＲにおいて変換され
たデータを上記主記憶装置に回復する段階。
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