JPH042978B2 - - Google Patents

Description

【発明の詳細な説明】 （技術分野） 本発明はメモリ制御装置に関し、特にセツトア
ソシアテイブ方式かつストアスワツプ方式のキヤ
ツシユメモリを備えたメモリ制御装置における、
キヤツシユメモリデータの主メモリ装置へのはき
出し手段に関するものである。

（従来技術） 大型の情報処理システムにおいては、演算制御
装置の処理速度向上に対し主メモリ装置用メモリ
素子の処理速度は相対的に改善されていない。両
者の処理速度の差を吸収するために、メモリ制御
装置内にストアスワツプ方式のキヤツシユメモリ
を設置し、平均メモリアクセスタイムの短縮及び
主メモリ装置の負荷改善を行なつたシステムがあ
る。ストアスルー方式のキヤツシユメモリのみを
もつシステムでは動作中常に最新メモリデータは
主メモリ装置上に存在するが、ストアスワツプ方
式のキヤツシユメモリをもつシステムでは、メモ
リデータによつては最新メモリデータが主メモリ
装置上に存在するとは限らず、キヤツシユメモリ
上にのみ存在する場合がある。このような主メモ
リ装置データの非最新性は、システム構成におけ
る装置間論理的接続の動的変更に対して大きな支
障となる。

メモリ制御装置のシステム構成は各装置間の接
続例として第１〜第３図に示すものがある。メモ
リ制御装置１０１，１０２は主メモリ装置２０１
〜２０４に接続されており、更に演算制御装置３
０１，３０２及び入出力制御装置４０１，４０２
にそれぞれ接続されている。装置間の実線は論理
的、物理的に接続された状態を示し、破線は物理
的には接続されているが論理的には切断された状
態を示す、第１図に示すシステムはすべての装置
が論理的に接続され、いわゆるマルチプロセツサ
として運用されている。第２図に示すシステムは
システムとして２つに分けられ、デユプレツクス
システムとして両者が独立に運用される。第３図
に示すシステムはメモリ制御装置１０２が故障中
等の理由で切離された状態にある。これらのシス
テム構成間の状態変更はシステムを利用中のユー
ザに対し影響を与えずに行なわれることが望まし
い。特にシステムがオンラインで使用されている
とき末端の各ユーザに影響を与えることは避けな
ければならない。

メモリ制御装置１０１，１０２内にストアスワ
ツプ方式のキヤツシユメモリを持つシステムで
は、第１図〜第３図に示すように１つの主メモリ
装置からみて論理的に接続されるのは１つのメモ
リ制御装置のみであるような構成が一般的にとら
れる。これにより主メモリ装置のデータは、この
主メモリ装置が論理的に接続されたメモリ制御装
置内のキヤツシユメモリに登録されても、論理的
に非接続のメモリ制御装置内のキヤツシユメモリ
に登録されることはなく、キヤツシユメモリ間の
データは排他的となり両者のデータ干渉制御が不
要となる。

このような構成において例えば第３図のシステ
ム構成から第１図のシステム構成に移行すると
き、移行後メモリ制御装置１０２に論理的接続さ
れる主メモリ装置２０３，２０４の最新データは
メモリ制御装置１０１内のキヤツシユメモリ上に
存在するため、単に論理的接続関係を切換えるだ
けでは、システム構成移行後の主メモリ装置２０
３，２０４へのメモリアクセスは正常に行なえな
い。

メモリデータの最新性の矛盾なく第３図のシス
テム構成から第１図のシステム構成に移行するた
めの方法としては以下のような方法がある。

第１の方法は、１度システムを停止させ装置間
論理的接続関係の変更を行なつてからシステムの
イニシヤライズ（主メモリデータの継続性は不
要）から始まる更立上げを行なう方法があるが、
この場合停止から再立上げ完了まで多くの時間を
必要としシステムを使用中のユーザに対し大きな
影響を与える。

第２の方法は、演算制御装置３０１，３０２の
処理を命令の区切りで停止保留し、新たな入出力
動作の起動も抑止し、現在実行中の入出力動作が
完了したところでメモリ制御装置１０１内のキヤ
ツシユメモリデータの主メモリ装置へのはき出し
を行なう。このはき出し完了により主メモリ装置
２０３，２０４のデータが最新状態となる。この
後装置間論理的接続関係の変更を行ない主メモリ
データの継続性を維持したまま処理再開を行な
う。この方法では第１の方法よりはユーザーに影
響を与えないが、現在実行中の入出力動作の停止
待ちにかなりの時間を必要とするためやはりユー
ザーに大きな影響を与える。

第３の方法は、演算制御装置３０１，３０２の
処理を命令の区切りで停止、保留し、処理中の入
出力処理はそのままメモリ制御装置１０１でのメ
モリアクセス処理を抑止、保留する。メモリアク
セスが抑止されたところでメモリ制御装置１０１
内のキヤツシユメモリデータの主メモリ装置への
はき出しを行ない、はき出しが完了したところで
装置間論理的接続関係の変更を行ない、主メモリ
データの継続性を維持したままで処理再開を行な
う。この方法の場合キヤツシユメモリデータの主
メモリ装置へのはき出し時間程度のユーザーから
見たシステム停止はあまり問題とならないが、キ
ヤツシユメモリデータははき出しの間の入出力処
理のメモリアクセス処理抑止によるコマンドオー
バーラン及びデータオーバーランの多発の収拾が
出来なくなる恐れがある。

キヤツシユメモリへの演算処理装置とが入出力
装置からのメモリアクセスを正常に処理しながら
キヤツシユメモリデータの主メモリ装置へのはき
出し処理を遂行出来れば上記のような方法をとら
なくても済むが、主メモリ装置へのはき出し済み
のキヤツシユメモリデータへのメモリアクセスが
あつたとき処理に不都合が生じる。

このような処理は第１図のシステム構成と第２
図のシステム構成間の移行についても同様なこと
が言える。したがつて、従来のメモリ制御装置の
システムでは、システム構成変更を有効に行なえ
る手段がない等の欠点を有していた。

（発明の目的） 本発明の目的は従来のメモリ制御装置における
欠点を除去すると共にメモリ制御装置内のストア
スワツプ方式のキヤツシユメモリデータの主メモ
リ上へのはき出し処理において、キヤツシユメモ
リの最後の行のはき出し処理に入るまではキヤツ
シユメモリミスヒツト時の新規ブロツク割付を未
はき出しの行のみに限定し、最後の行のはき出し
処理中のメモリアクセスのキヤツシユメモリミス
ヒツト時にははき出し済の行をキヤツシユメモリ
バイパス処理用のデータバツフアとして利用する
ことにより、キヤツシユメモリのデータはき出し
中の入出力制御装置のメモリアクセス抑止を避
け、システム構成の動的変更処理を改善し得るメ
モリ制御装置を提供することにある。

（発明の構成） 本発明によれば複数の演算制御装置、複数の入
出力制御装置、複数の主メモリ装置及び前記演算
制御装置と前記入出力制御装置とから前記主メモ
リ装置に対するメモリアクセス要求を中介する複
数のメモリ制御装置を含み前記各メモリ制御装置
内には前記各演算制御装置及び入出力制御装置に
よつて共有されたセツトアソシアテイブ方式かつ
ストアスワツプ方式のキヤツシユメモリを有する
情報処理システムにおいて、前記キヤツシユメモ
リの行を指定してその行への新規ブロツク登録の
禁止を行なう手段と、前記キヤツシユメモリの行
を指定してその行のデータを対応する前記主メモ
リ装置へはき出す手段と、前記メモリ制御装置へ
のメモリアクセスに対応するデータが前記キヤツ
シユメモリ上に存在しないときにも前記キヤツシ
ユメモリの登録情報が格納されたアドレスアレイ
への新規登録は行なわずかつ前記メモリアクセス
が書込要求であるとき書込データが属するブロツ
クデータの前記主メモリ装置からの前記キヤツシ
ユメモリへのブロツク転送を前記はき出しが完了
した行のひとつに行ないかつ前記ブロツク転送動
作が行なわれた後前記書込データを含む前記ブロ
ツク転送されたデータの前記主メモリ装置へのブ
ロツク書込みを行なう手段とを設けたメモリ制御
装置が得られる。

（実施例） 次に本発明の実施例について図面を参照して説
明する。

第４図は本発明の一実施例を示す。第４図にお
いて本発明の一実施例は演算制御装置３０１およ
び入出力制御装置４０１に接続され、更に主メモ
リ装置２０１に接続されており、前記各演算制御
装置および入出力制御装置によつて共有されたセ
ツトアソシアテイブ方式またはストアスワツプ方
式のキヤツシユメモリを有するメモリ制御装置１
０１で、前記キヤツシユメモリの行を指定して、
その行への新規ブロツク登録の禁止を行う回路１
１９と、前記キヤツシユメモリ１３１の行を指定
して、その行のデータを対応する前記主メモリ装
置２０１へはき出すはき出し制御回路１２３と、
前記キヤツシユメモリ１３１へのデータの転送か
つ主メモリ装置へのブロツク書込みを行なう手段
とを含む。

更に、このメモリ制御装置１０１は前記入出力
制御装置４０１に接続されるリクエスト受付ポー
ト回路１１１，１２６と、演算制御装置３０１に
接続されるリクエスト受付ポート回路１１０，１
２７と、はき出し制御回路１２３に接続されるは
き出し列アドレスカウンタ１２２と、前記リクエ
スト受付ポート回路１１０，１１１，１２６，１
２７およびはき出し列アドレスカウンタ１２２に
接続されるステージ１リクエストレジスタ１１２
と、該ステージ１リクエストレジスタ１１２に接
続されるステージ２リクエストレジスタ１１３
と、該ステージ２リクエストレジスタ１１３に接
続され、更にその出力が主メモリ装置２０１に接
続されているステージ３リクエストレジスタ１１
４とを含む。

ステージ１リクエストレジスタ１１２は書込デ
ータレジスタ１１５、アドレスアレイ１３０およ
びアドレス比較回路１２１に接続され更に前記行
指定新規割付禁止ビツト１１９、前記はき出し制
御回路１２３および入出力制御装置リクエスト受
付抑止ビツト１２４に接続されている。行指定新
規割付禁止ビツト１１９はリプレイスメント回路
１３２に接続されている。はき出し制御回路１２
３は演算制御装置に接続されており、入出力制御
装置リクエスト受付抑止ビツト１２４は入出力制
御装置４０１に接続されている。

書込データレジスタ１１５は読出データ選択回
路１２５およびキヤツシユメモリ１３１に接続さ
れている。アドレスアレイ１３０はアドレスアレ
イレジスタ１１６を介してアドレスアレイデータ
選択回路１１７に接続されている。

ステージ２リクエストレジスタ１１３はキヤツ
シユメモリ１３１とリプレイスメント回路１３２
に接続されている。

ステージ３リクエストレジスタ１１４は主メモ
リリクエストバツフア１２０とステージ１リクエ
ストレジスタ１１２とに接続されている。更に主
メモリリクエストバツフア１２０はキヤツシユメ
モリ１３１と書込データレジスタ１１５と、ステ
ージ１リクエストレジスタ１１２とに接続されて
いる。キヤツシユメモリ１３１は読出データレジ
スタ１１８を介して読出データ選択回路１２５と
主メモリ装置２０１に接続されている。読出デー
タ選択回路１２５は書込データレジスタ１１５お
よび読出データレジスタ１１８のいずれかを選択
し、そのデータを演算制御装置３０１および入出
力制御装置に供給するように接続されている。

次にメモリアクセスのメモリ制御装置１０１内
の動作例について説明する。演算制御装置３０１
または入出力制御装置４０１からメモリアクセス
がメモリ制御装置１０１に行なわれると、その動
作指定コード、アドレス及びストアデータ等のリ
クエスト情報がリクエスト受付ポート回路１１０
または１１１に受取られる。次にリクエスト受付
ポート回路からは１つのリクエスト情報が選択さ
れてステージ１リクエストレジスタ１１２に送ら
れる。

ステージ１リクエストレジスタ１１２では動作
指定コードの解読が行なわれ、次の動作指定に従
がつた動作が行なわれる。動作指定が読出しリク
エストのときは、まずアドレスアレイ１３０の索
引が行なわれ所要のデータがキヤツシユメモリ上
に存在するか否かが調べられる。存在するとき
（キヤツシユメモリヒツトと呼ぶ）キヤツシユメ
モリ１３１から対応するデータが読出しデータレ
ジスタ１１８に読出され要求元装置に送出され
る。またステージ２リクエストレジスタ１１３か
ら、参照されたキヤツシユメモリブロツクのリプ
レイスメント回路１３２への反映が行なわれる。

動作指定が書込みリクエストで、アドレスアレ
イ１３０索引の結果対応するデータがキヤツシユ
メモリ上に存在するときは、書込データレジスタ
１１５からキヤツシユメモリ１３１の対応するデ
ータへの書込みが行なわれる。主メモリ装置２０
１への書込みはこのとき行なわれない。このとき
読出しのときと同様にリプレイスメント回路１３
２への反映が行なわれる。ところでアドレスアレ
イ１３０の中にはキヤツシユメモリブロツク対応
した修飾ビツトがオンのときは対応ブロツクの最
新データが主メモリ装置２０１にはなくてキヤツ
シユメモリ１３１にのみ存在することを示す。修
飾ビツトは書込みが行なわれたときにオンにする
必要がある。書込みリクエストでキヤツシユメモ
リ上に対応データが存在するときは、アドレスア
レイ１３０のデータがアドレスアレイレジスタ１
１６に読出され前記修飾ビツトの値が調べられ
る。この修飾ビツトがオフであるときは、前記書
込みリクエスト情報はステージ３リクエストレジ
スタ１１４を経由してステージ１リクエストレジ
スタ１１２に返されてアドレスアレイ１３０の対
応ブロツクの修飾ビツトをオンにするためのアド
レスアレイ１３０への登録動作が行なわれる。

読出しリクエストまたは書込みリクエストでア
ドレスアレイ１３０索引の結果所要データがキヤ
ツシユメモリ上に存在しないときは（キヤツシユ
メモリミスヒツトと呼ぶ）以下の動作が行なわれ
る。ステージ２リクエストレジスタではリプレイ
スメント回路１３２がアクセスされ、新規に割付
けが行なわれるブロツクの行番号が決定される。
この行番号により、アドレスアレイ１３０から読
出されたデータが入れられているアドレスアレイ
レジスタ１１６からリプレイスされるブロツクの
アドレスアレイデータがアドレスアレイデータ選
択回路１１７により選択されステージ３リクエス
トレジスタ１１４の１部データとなる。ステージ
２リクエストレジスタ１１３の情報もステージ３
リクエストレジスタに送られる。ステージ３リク
エストレジスタ１１４からは主メモリ装置２０１
にブロツク転送要求が出され、また主メモリリク
エストバツフア１２０に主メモリ装置へのリクエ
スト中のリクエスト情報が格納される。このリク
エスト情報の種類としては、ブロツク転送データ
を書込むべきキヤツシユメモリの列アドレス、行
アドレスとか要求元からのリクエストが書込みリ
クエストのときは、ストアデータ等がある。ステ
ージ３リクエストレジスタ１１４の内容はステー
ジ１リクエストレジスタに戻され、アドレスアレ
イ１３０への新規割付ブロツク情報の登録が行な
われる。要求元からのリクエストが書込みリクエ
ストのときは、同時に前記修飾ビツトがオンにさ
れる。リプレイスされたアドレスアレイのブロツ
クの修飾ビツトがオンであつたときには、リプレ
イスされるブロツクの最新データは主メモリ装置
２０１には存在せず、キヤツシユメモリ１３１の
対応するブロツクにのみ存在するため、このデー
タを主メモリ装置へ戻す必要がある。このときに
はリプレイスされたブロツクのアドレスを含むス
テージ１リクエストレジスタ１１２のリクエスト
情報はステージ２リクエストレジスタ１１３に送
られ、さらにステージ３リクエストレジスタ１１
４からリプレイスされたブロツクのアドレスで主
メモリ装置２０１に対しブロツク書込要求が行な
われる。このときの主メモリ装置２０１への書込
データは、キヤツシユメモリ１３１のデータが読
出データレジスタ１１８を経由して送られる。要
求元からのリクエストが読出しリクエストのとき
は、主メモリ装置２０１からブロツク転送データ
が読出されてくると、書込データレジスタ１１５
に上記データが入れられる。このとき主メモリリ
クエストバツフア１２０から上記データを書込む
べきキヤツシユメモリの行アドレス、列アドレス
が取出され、キヤツシユメモリ１３１に上記書込
データレジスタ１１５のデータが書込まれる。ま
た前記データは要求元に読出データ選択回路１２
５を経由して送られる。要求元からのリクエスト
が書込リクエストのときは、主メモリ装置２０１
からブロツク転送データが送られてきたとき主メ
モリリクエストバツフア１２０からストアデータ
が取出され前記ブロツク転送データとマージされ
て書込データレジスタ１１５に入れられる。

以上のリクエスト処理は、複数個のリクエスト
がパイプライン的に処理されるため、リクエスト
処理間のアドレス干渉が発生するが、これを回避
するためにアドレス比較回路１２１が設けられて
いる。アドレス比較回路にはリクエスト処理中の
アドレスが貯わえられ、このアドレスと新たにス
テージ１リクエストレジスタ１１２に入つてきた
アドレスが比較され、一致すると上記ステージ１
リクエストレジスタ１１２のリクエスト処理は抑
止される。

アドレス干渉としては例えば次のような場合が
ある。あるブロツクのキヤツシユメモリミスヒツ
ト処理中に、さらに同一ブロツクへのメモリアク
セスがきたときそのまま処理を行なうと、前者の
処理がアドレスアレイ１３０登録前であると後者
もキヤツシユメモリミスヒツトとなり同一ブロツ
クへのブロツク転送リクエストが主メモリ装置２
０１に出てしまう。また前者の処理がアドレスア
レイ１３０登録後であると、まだキヤツシユメモ
リ１３１にデータが確定していないのにもかかわ
らず後者はキヤツシユメモリヒツトの処理を行な
つてしまう。他の例としてあるブロツクのキヤツ
シユメモリミスヒツト処理中に、さらに同一ブロ
ツクではないが同一列アドレスのメモリアクセス
が有り、後者がキヤツシユメモリミスヒツトであ
つたとき、場合によつては後者が処理中の前者の
ブロツクをリプレイスしてしまう恐れがある。セ
ツトアソシアテイブ方式においては列アドレスが
異なればこのようなことは発生しない。

後例を救済するため、アドレス比較回路１２１
によるアドレス比較は全アドレスでなく、列アド
レス部分の比較が行なわれる。

次に本発明の一実施例におけるシステム構成の
動的変更時におけるキヤツシユメモリデータの主
メモリ装置へのはき出しを説明する。

本実施例においては以下の個別動作機能をメモ
リ制御装置内に設けたもので、各機能を演算制御
装置等のマイクロ命令制御により実現するもので
ある。

機能その１は、行指定新規割付禁止ビツト１１
９である。本禁止ビツトはキヤツシユメモリの各
行対応に設けられ要求元からのリクエストにより
設定、解除が可能である。本禁止ビビツトが設定
されると、キヤツシユメモリミスヒツト時に対応
する行をリプレイスの対照とすることが禁止され
る。ただし、キヤツシユメモリビツト時には対応
する行に対する読出し書込みのアクセスは許され
る。キヤツシユメモリには一般的に障害キヤツシ
ユメモリの行単位切離しの目的で行対応のデグレ
ードビツトが設けられている装置が多いが、この
デグレードビツトが対応する行のリプレイス対象
とすることの抑止及びキヤツシユメモリヒツト抑
止を行なうのに対し、前記行指定新規割付禁止ビ
ツトは前者のみの動作を行なう。

機能その２は、行単位のキヤツシユメモリデー
タの主メモリ装置へのはき出し機能である。この
行単位のはき出し動作は要求元からのリクエスト
により指示され、はき出し制御回路１２３および
はき出し列アドレスカウンタ１２２により制御さ
れる。要求元から行はき出しリクエストがくると
はき出し制御回路１２３が起動され、はき出し列
アドレスカウンタ１２２がイニシヤライズされ
る。はき出し列アドレスカウンタ１２２の列アド
レス及び要求元から指定された行アドレスがはき
出しリクエストとしてステージ１リクエストレジ
スタ１１２に送られ受付けられるとはき出し列ア
ドレスカウンタ１２２の列アドレスは＋１カウン
トされ、さらに新列アドレスでステージ１リクエ
ストレジスタ１１２対しはき出しリクエスト要求
を行なう。はき出し列アドレスカウンタ１２２か
らの同一行内すべての列アドレスのはき出しリク
エストがステージ１リクエストレジスタに受付け
られるとはき出し制御回路１２３から行はき出し
リクエストを出した要求元装置に対し行はき出し
終了報告が送られる。ステージ１リクエストレジ
スタ１１２でははき出しリクエストを受付ける
と、アドレスアレイ１３０の指定された行、列の
索引を行なう。索引の結果そのブロツクの右効ビ
ツトオフまたは、修飾ビツトオフであればそこで
処理を終了する。有効ビツトオンかつ修飾ビツト
オンのときの動作は、前記の通常メモリアクセス
のキヤツシユメモリミスヒツトとなつたときの処
理に対しブロツク転送処理を行なわない点とアド
レスアレイ１３０の対応ブロツクの有効ビツトを
オフにする点を除けば同様の動作を行なう。これ
によりキヤツシユメモリ上にのみある最新データ
を主メモリ装置にはき出すことになる。

機能その３はキヤツシユメモリバイパス指定に
よるキヤツシユメモリのはき出し済の行を利用し
たキヤツシユメモリミスヒツト処理である。要求
元からキヤツシユメモリバイパス指定リクエスト
が送られてくると、キヤツシユメモリバイパスモ
ードビツト１２６が設定される。本モードビツト
１２６が設定されているとき要求元からメモリア
クセスがくると以下の動作を行なう。要求元から
のメモリアクセスがキヤツシユメモリビツトであ
るときの動作は通常と同じである。要求元からの
メモリアクセスがキヤツシユメモリミスヒツトで
あるとき、通常時と同様に主メモリ装置２０１に
対しブロツク転送リクエストは出すが、アドレス
アレイ１３０への登録は行なわない。また主メモ
リリクエストバツフアへのリクエスト情報登録に
際して通常時はリプレイスメント回路１３２で決
定されたリプレイス行アドレスが入れられるが、
前記キヤツシユメモリバイパスモードビツト１２
６がオンのときは、行指定新規割付禁止ビツト１
１９が設定されている行のうちの１つの行アドレ
スが入れられる。主メモリ装置２０１からブロツ
ク転送リプライが返つてくると、要求元からのリ
クエストが読出しリクエストのときは通常時と同
様な動作を行なうが、要求元からのリクエストが
書込み要求のときは主メモリリクエストバツフア
１２０からそのリクエスト情報がステージ１リク
エストレジスタ１１２に送られる。ステージ１リ
クエストレジスタから先は、通常時のキヤツシユ
メモリミスヒツトでリプレイスされるブロツクの
修飾ビツトがオンのときと同様にリクエスト情報
がステージ２リクエストレジスタ１１３に送ら
れ、さらにステージ３リクエストレジスタ１１４
から主メモリ装置２０１に対しブロツク書込要求
が行なわれる。このときの主メモリ装置２０１へ
の書込データは通常時と同様にキヤツシユメモリ
１３１のデータが読出データレジスタ１１８を経
由して送られる。この書込データは主メモリ装置
２０１から送られてきた前記ブロツク転送データ
に要求元から送られてきたストアデータがマージ
されたものであり、結局キヤツシユメモリをバイ
パスして主メモリ装置に書込みを行なつたのと同
じことになる。メモリ制御装置にストアスワツプ
方式のキヤツシユメモリを持つたときの主メモリ
装置は、書込みに対し部分的にデータを書換える
機能はなくブロツク書込みの機能しか持たないた
め、要求元からのリクエストが部分的にデータを
書換える書込リクエストのときは前記のような動
作が必要となる。

前記のようなキヤツシユメモリのはき出し済の
空行をデータバツフアとして利用したとき、ある
リクエストがキヤツシユメモリミスヒツトによる
バイパス処理中であつても後続のキヤツシユメモ
リミスビツトのリクエストの列アドレスが処理中
のリクエストの列アドレスと異なればデータバツ
フアとして使用中のキヤツシユメモリのブロツク
がぶつかることなく並行処理が可能である。両者
が同一の列アドレスのときは通常時と同様にアド
レス比較回路１２１により列アドレス一致が検出
され後者の処理は抑止される。

次に前記各機能を組合わせて第３図から第１図
のシステム構成への動的変更を演算制御装置３０
１が実行するときの動作手順例を示す。

メモリ制御装置１０１のキヤツシユメモリ行
Ｎ（キヤツシユメモリは行０から行Ｎで構成さ
れるとする）の新規割付禁止ビツト１１９の設
定。

メモリ制御装置１０１のキヤツシユメモリ行
Ｎの行はき出し指示。

の行Ｎはき出し終了後行Ｎ−１の新規割付
禁止ビツトの設定。

メモリ制御装置１０１のキヤツシユメモリ行
Ｎ−１の行はき出し指示。

以下、の動作を行１のはき出し終了まで繰
返す。

メモリ制御装置１０１のキヤツシユメモリバ
イパスモードビツト１２６の設定。

メモリ制御装置１０１のキヤツシユメモリ行
０の行はき出し指示。

の行０はき出し終了後、装置間論理接続を
第１図のように変更。

メモリ制御装置１０１の行Ｎから行１までの
新規割付禁止ビツト１１９の解除、及びキヤツ
シユメモリバイパスモードビツト１２６の解
除。

前記手順によりシステム構成変更後メモリ制御
装置１０２に論理的に接続される主メモリ装置２
０３，２０４のデータを最新状態にすることがで
きる。前記手順の第３図において演算制御装置３
０２もメモリ制御装置１０１に論理的接続されて
いる場合は手順の前に演算制御装置３０１は演
算制御装置３０２に対し装置間通信手段により処
理抑止要求を送出し、演算制御装置３０２からの
メモリ制御装置１０１へのメモリアクセスを止め
る。またメモリ制御装置１０１内のキヤツシユメ
モリの１部の行が障害状態等の理由で切離されて
いるときは、前記手順においてその行をはき出し
対象から除外しなければならない。

（発明の効果） 本発明は以上説明したようにキヤツシユメモリ
データの主メモリ装置へのはき出し中にも入出力
制御装置からのメモリアクセスを正常処理するこ
とにより、メモリ制御装置内にストアスワツプ方
式のキヤツシユメモリを設置したシステムでのシ
ステム構成の動的変更に伴なう問題点を減小させ
る効果がある。

【図面の簡単な説明】

第１図、第２図、第３図はメモリ制御装置にお
ける各種のシステム構成を示す図、第４図は本発
明の一実施例を示すブロツク図である。 １０１，１０２……メモリ制御装置、１１０，
１１１，１２６，１２７……リクエスト受付ポー
ト回路、１１２……ステージ１リクエストレジス
タ、１１３……ステージ２リクエストレジスタ、
１１４……ステージ３リクエストレジスタ、１１
５……書込データレジスタ、１１６……アドレス
アレイレジスタ、１１７……アドレスアレイデー
タ選択回路、１１８……読出データレジスタ、１
１９……行指定新規割付禁止ビツト、１２０……
主メモリリクエストバツフア、１２１……アドレ
ス比較回路、１２２……はき出し列アドレスカウ
ンタ、１２３……はき出し制御回路、１２４……
入出力制御装置リクエスト受付抑止ビツト、１２
５……読出データ選択回路、１２６……キヤツシ
ユメモリバイパスモードビツト、１３０……アド
レスアレイ、１３１……キヤツシユメモリ、１３
２……リプレイスメント回路、２０１，２０２，
２０３，２０４……主メモリ装置、３０１，３０
２……演算制御装置、４０１，４０２……入出力
制御装置。

Claims (1)

【特許請求の範囲】
1. １ 複数の演算制御装置、複数の入出力制御装
   置、複数の主メモリ装置及び前記演算制御装置と
   前記入出力制御装置と前記入出力制御装置とから
   前記主メモリ装置に対するメモリアクセス要求を
   中介する複数のメモリ制御装置を含み、前記各メ
   モリ制御装置内には前記各演算制御装置及び入出
   力制御装置によつて共有されたセツトアソシアテ
   イブ方式かつストアスワツプ方式のキヤツシユメ
   モリを有する情報処理システムにおいて、前記キ
   ヤツシユメモリの行を指定してその行への新規ブ
   ロツク登録の禁止を行なう手段と、前記キヤツシ
   ユメモリの行を指定してその行のデータを対応す
   る前記主メモリ装置へはき出す手段と、メモリア
   クセスに対応するデータが前記キヤツシユメモリ
   上に存在しないときにも前記キヤツシユメモリの
   登録情報が格納されたアドレスアレイへの新規登
   録は行なわず、かつ前記メモリアクセスが書込要
   求であるとき書込データが属するブロツクデータ
   の前記主メモリ装置からの前記キヤツシユメモリ
   へのブロツク転送を前記はき出しが完了した行の
   ひとつに行ないかつ前記ブロツク転送動作が行な
   われた後前記書込データを含む前記ブロツク転送
   されたデータの前記主メモリ装置へのブロツク書
   込みを行なう手段とを設けたことを特徴とするメ
   モリ制御装置。