JPS6162149A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明はメモリ制御装置に関し、特にセットアソシアテ
ィブ方式かつストアスワップ方式のキー・ッシュメモリ
を備えたメモリ制御装置における、キャッシュメモリデ
ータの主メモリ装置へのはき出し手段に関するものであ
る。

（従来技術） 大型の情報処理システムにおいては、演算制御装置の処
理速度向上に対し主メモリ装置用メモリ素子の処理速度
は相対的に改善されていない。両者の処理速度の差を吸
収するために、メモリ制御装置内にストアスワッグ方式
のキャッシュメモリを設置し、平均メモリアクセスタイ
ムの短縮及び主メモリ装置の負荷改善を行なったシステ
ムがある。ストアスル一方式のキャッシュメモリのみを
もつシステムでは動作中宮に最新メモリデータは主メモ
リ装置上に存在するが、ストアスワッグ方式のキャッシ
ュメモリをもつシステムでは、メモリデータによっては
最新メモリデータが主メモリ装置上に存在するとは限ら
ず、キャッシュメモリ上にのみ存在する場合がある。こ
のような主メモリ装置データの非最新性は、システム構
成における装置間論理的接続の動的変更に対して大きな
支障となる。

メモリ制御装置のシステム構成は各装置間の接続例とし
て第１〜第３図に示すものがある。メそす制御装置１０
１，１０２は主メモリ装置２０１〜２０４に接続されて
おυ、更に演算制御装置３０１゜３０２及び入出力制御
装ｆｉ４０１，４０２にそれぞれ接続されている。装置
間の実線は論理的、物理的に接続された状態を示し、破
線は物理的には接続されているが論理的には切断された
状態を示す、第１図に示すシステムはすべての装置が論
理的に接続され、いわゆるマルチプロセッサとして運用
されている。第２図に示すシステムはシステムとして２
つに分けられ、デュグレックスシステムとして両者が独
立に運用される。第３図に示すシステムはメモリ制御装
置１０２が故障中等の理由で切離された状態にある。こ
れらのシステム構成間の状態変更はシステムを利用中の
ユーザに対し影響を与えずに行なわれることが望ましい
。特にシステムがオンラインで使用されているとき末端
の各ユーザに影響を与えることは避けなければならない
。

メモリ制御装置１０１，１０２内にストアスワッグ方式
のキャッシュメモリを持つシステムでは、第１図〜第３
図に示すように１つの主メモリ装置からみて論理的に接
続されるのは１つのメモリ制御装置のみであるような構
成が一般的にとられる。

これによシ主メモリ装置のデータは、この主メモリ装置
が論理的に接続されたメ七す制御装置内のキャッシュメ
モリに登録されても、論理的に非接続のメモリ制御装置
内のキャッシュメモリに登録されることはなく、キャッ
シュメモリ間のデータは排他的とな〕両者のデータ干渉
制御が不要となる。

このような構成において例えば第３図のシステム構成か
ら第１図のシステム構成に移行するとき、移行後メモリ
制御装置１０２に論理的接続される主メモリ装置２０３
，２０４の最新データはメモリ制御装置１０１内のキャ
ッシュメモリ上に存在するため、単に論理的接続関係を
切換えるだけでは、システム構成移行後の主メモリ装置
２０３，２０４へのメモリアクセスは正常に行なえない
。

メモリデータの最新性の矛盾なく第３図のシステム構成
から第１図のシステム構成に移行するための方法として
は以下のような方法がある。

第１の方法は、１度システムを停止させ装置間論理的接
続関係の変更を行なってからシステムのイニシャライズ
（主メモリデータの継続性は不要）から始まる再立上げ
を行なう方法があるが、この場合停止から再立上げ完了
まで多くの時間を必要としシステムを使用中のユーザに
対し大きね影響を与える。

第２の方法は、演算制御装置３０１．３０２の処理を命
令の区切シで停止保留し、新たな入出力動作の起動も抑
止し、現在実行中の入出力動作が完−了したところでメ
モリ制御装置１０１内のキャッシュメモリデータの主メ
モリ装置へのはき出しを行なう。このはき出し完了によ
シ主メモリ装置２０３．２０４のデータが最新状態とな
る。この後装置間論理的接続関係の変更を行ない主メモ
リデータの継続性を維持したまま処理再開を行なう。

この方法では第１の方法よシはユーザーに影＊１−与え
ないが、現在実行中の入出力動作の停止待ちにか々シの
時間を必要とするためやはシユーザーに大きな影響を考
える。

第３の方法は、演算制御装置３０１，３０２の処理を命
令の区切りで停止、保留し、処理中の入出力処理はその
ままメモリ制御装ｆｆ１ｌｏ１でのメモリアクセス処理
を抑止、保留する。メモリアクセスが抑止されたところ
でメそり制御装置１０１内のキャッシュメモリデータの
主メモリ装置へのはき出しを行ない、はき出しが完了し
たところで装置間論理的接続関係の変更を行ない、主メ
モリデータの継続性を維持したままで処理再開を行なう
。

この方法の場合キャッシュメモリデータの主メモリ装置
へのはき出し時間程度のユーザーから見たシステム停止
はちま９問題とならないが、キャッシュメモリデータは
はき出しの間の入出力処理のメモリアクセス処理抑止に
よるコマンドオーバーラン及びデータオーツ・−ランの
多発の収拾が出来なくなる恐れがある。

キャッシュメモリへの演算処理装置とが入出力装置から
のメモリアクセスを正常に処理しながらキャッシュメモ
リデータの主メモリ装置へのはき出し処理を遂行出来れ
ば上記のような方法をとらなくても済むが、主メモリ装
置へのはき出し済みのキャッシュメモリデータへのメモ
リアクセスがあったとき処理に不都合が生じる。

このような処理は第１図のシステム構成と第２図のシス
テム描成間の移行についても同様なことが言える。した
がって、従来のメモリ制御装置のシステムでは、システ
ム構成変更を有効に行なえる手段がない等の欠点を有し
ていた。

（発明の目的） 本発明の目的は従来のメモリ制御装置における欠点を除
去すると共にメモリ制御装置内のストアスワップ方式の
キャッシュメそりデータの主メモリ上へのはき出し処理
において、キャッシュメモリの最後の行のはき出し処理
に入るまではキャッシュメモリミスヒツト時の新規ブロ
ック割付を未はき出しの行のみに限定し、最後の行のは
き出し　　　　　　１１１処理中のメモリアクセスのキ
ャッシュメモリミスヒツト時にははき出し済の行をキャ
ンシｚメーｅリバイパス処理用のデータバッファとして
利用することによシ、キャッシュメモリのデータはき出
し中の入出力制御装置のメモリアクセス抑止を避け、シ
ステム構成の動的変更処理を改善し得るメモリ制御装置
を提供することにある。

（発明の構成） 本発明によれば複数の演算制御装置、複数の入出力制御
装置、複数の主メモリ装置及び前記演算制御装置と前記
入出力制御装置とから前記主メモリ装置に対するメモリ
アクセス要求を中介する複数のメモリ制御装置を含み前
記各メモリ制御装置内には前記各演算制御装置及び入出
力制御装置によって共有されたセットアンシアティプ方
式かつストアスワップ方式のキャッシュメモＩ）　を有
する情報処理システムにおいて、前記キャッシュメモリ
の行を指定してその行への新規ブロック登録の禁止を行
なり手段と、前記キャッシュメモリの行を指定してその
行のデータを対応する前記主メモリ装置へはき出す手段
と、前記メモリ制御装置へのメモリアクセスに対応する
データが前記キャッシュメモリ上に存在しないときにも
前記キャッシュメモリの発鈴情報が格納されたアドレス
アレイへの新規登録は行なわずかつ前記メモリアクセス
が書込要求であるとき書込データが屈するブロックデー
タの前記主メモリ装置からの前記キャッシュメモリへの
ブロック転送を前記はき出しが完了した行のひとつに行
ないかつ前記ブロック転送動作が行なわれた後前記書込
データを含む前記ブロック転送されたデータの前記主メ
モリ装置へのブロック書込みを行なう手段とを設けたメ
モリ制御装置が得られる。

（実施例） 次に本発明の実施例について図面を参照して説明する。

第４図は本発明の一実施例を示す。第４図において本発
明の一実施例は演算制御装置３０１および入出力制御装
置４０１に接続され、更に主メモリ装置２０１に接続さ
れておシ、前記各演算制御装置および入出力制御装置に
よって共有されたセットアンシアティプ方式またはスト
アスワップ方式のキャッシュメモリを有するメモリ制御
装置１０１で、前記キャッシュメモリの行を指定して、
その行への新規ブロック登録の禁止を行う回路１１９と
、前記キャッシュメモリ１３１の行を指定して、その行
のデータを対応する前記主メ％　ＩＪ装置２０１へはき
出すはき出し制御回路１２３と、前記キャッシュメモリ
１３１へのデータの転送かつ主メモリ装置へのブロック
書込みを行なう手段とを含む。

更に、このメモリ制御装置１０１は前記入出力制御装置
４０１に接続されるリクエスト受付ポート回路１１１．
１２６　と、演算制御装置３０１に接続されるリクエス
ト受付ポート回路１１０，１２７と、はき出し制御回路
１２３に接続されるはき出し列アドレスカウンタ１２２
と、前記リクエスト受付ポート回路１１０，１１１，１
２６，１２７およびはき出し列アドレスカウンタ１２２
に接続されるステージ１リクエストレジスタ１１２と、
該ステージ１リクエストレジスタ１１２に接続されるス
テージ２リクエストレジスタ１１３と、該ステージ２リ
クエストレジスタ１１３に接続され、更にその出力が主
メモリ装置２０１に接続されているステージ３リクエス
トレジスタ１１４とを含む。

ステージ１リクエストレジスタ１１２は）に°込データ
レジスタ１１５、アドレスアレイ１３０およびアドレス
比較回路１２１に接続され更に前記行指定新規割付禁止
ビット１１９、前記ばき出し制御回路１２３および入出
力制御装置リクエスト受付抑止ビット１２４に接続され
ている。行指定新規割付禁止ビット１１９はリグレイス
メント回路１３２に接続されている。はき出し制御回路
１２３は演算制御装置に接続されておシ、入出力制御製
置リクエスト受付抑止ビット１２４は入出力制御装置４
０１に接続されている。

書込データレジスタ１１５は読出データ選択回路１２５
およびキャッシュメモリ１３１に接続されている。アド
レスアレイ１３０はアドレスアレイレジスタ１１６を介
してアドレスアレイデータ　　　　　　：、、選択回路
１１７に接続されている。

ステージ２リクエストレジスタ１１３はキャッシュメモ
リ１３１とリプレイスメント回路１３２に接続されてい
る。

ステージ３リクエストレジスタ１１４は主メモリリクエ
ストバッファ１２０とステージ１リクエストレジスタ１
１２とに接続されている。更に主メモリリクエストバッ
ファ１２０はキャッシュメモリ１３１と書込データレジ
スタ１１５と、ステージ１リクエストレジスタ１１２と
に接続されている。キャッシュメモリ１３１は読出デー
タレジスタ１１８を介して読出データ選択回路１２５と
主メモリ装置２０１に接続されている。読出データ選択
回路１２５は書込データレジスタ１１５および読出デー
タレジスタ１１８のいずれかを選択し、そのデータを演
算制御装置３０１および入出力制御装置に供給するよう
に接続されている。

次にメモリアクセスのメモリ制御装置１０１内の動作例
について説明する。演算制御装置３０１または入出力制
御装置４０１からメモリアクセスがメモリ制御装置１０
１に行なわれると、その動作指定コード、アドレス及び
ストアデータ等のリクエスト情報がリクエスト受付ポー
トＤＯ路１１０または１１１に受取られる。次にリクエ
スト受付ポート回路からは１つのリクエスト情報が選択
されてステージ１リクエストレジスタ１１２に送られる
。

ステージ１リクエストレジスタ１１２では動作指定コー
ドの解読が行なわれ、次の動作指定に従かった動作が行
なわれる。動作指定が読出しリクエストのときは、まず
アドレスアレイ１３０の索引が行なわれ所要のデータが
キャッシュメモリ上に存在するか否かが調べられる。存
在するとき（キャッシュメモリヒノＩ’、！：呼））キ
ャッシュメモリ１３１から対応するデータが訳出データ
レジスタ１１８に読出され要求元装置に送出される。ま
たステージ２リクエストレジスタ１１３から、参照され
たキャッ７ユメーモリブロックのりプレイスメント回路
１３２への反映が行なわれる。

動作指定が書込みリクエストで、アドレスアレイ１３０
索引の結果対応するデータがキャッシュメモリ上に存在
するときは、書込データレジスタ１１５からキャッシュ
メモリ１３１の対応するデ−タへの魯込みが行なわれる
。主メモリ装置２０１への書込みはこのとき行なわれな
い。このとき読出しのときと同様にリプレイスメント回
路１３２への反映が行なわれる。ところでアドレスアレ
イ１３０の中にはキャッシュメモリブロック対応した修
飾ビットがオンのときは対応ブロックの最新データが主
メモリ装置２０１にはなくてキャッシュメモリ１３１に
のみ存在することを示す。修飾ビットは書込みが行なわ
れたときにオンにする必要がある。書込みリクエストで
キャッシュメモリ上に対応データが存在するときは、ア
ドレスアレイ１３０のデータがアドレスアレイレジスタ
１１６に読出され前記修飾ビットの値が調べられる。こ
の修飾ビットがオフであるときは、前記書込みリクエス
ト情報はステージ３リクエストレジスタ１１４１ｉ！出
してステージ１リクエストレジスタ１１２に返されてア
ドレスアレイ１３０の対応ブロックの修飾ビットをオン
にするためのアドレスアレイ１３０への登録動作が行な
われる。

読出しリクエストまたは書込みリクエストでアドレスア
レイ１３０索引の結果所要データがキへ・ッシュメモリ
上に存在しないときは（キ＾・ソノコーメモリミスヒッ
トと呼ぶ）以下の動作が１ゴなわれる。ステージ２リク
エストレジスタではリグ１．・イスメント回路１３２が
アクセスされ、新規に割付けが行なスフれるブロックの
行番号が決定される。

この行番号により、アドレスアレイ１３０から読出され
たデータが入れられているアドレスアレイレジスタ１１
６からリプレイスされるフ゛ロックのアドレスアレイデ
ータがアドレスアレイデータ選択回路１１７によυ選択
されステージ３リクエストレジスタ１１４の１部データ
となる。ステージ２リクエストレジスタ１１３の情報も
ステージ３リクエストレジスタに送られる。ステージ３
リクエストレジスタ１１４からは主メモリ装置２０１に
ブロック転送要求が出され、また主メそＩＪ　ＩＪクエ
ストバッファ１２０に主メモリ装置へのリクエスト中の
リクエスト情報が格納される。このリクエスト情報の種
類としては、ブロック転送ブータラ書込むべきキャッシ
ュメモリの列アドレス、行アドレスとか要求元からのリ
クエストが書込みリクエストのときは、ストアデータ等
がある。ステージ３リクエストレジスタ１１４の内容は
ステージ１リクエストレジスタに戻され、アドレスアレ
イ１３０への新規割付ブロック情報の登録が行なわれる
。要求元からのリクエストが観込みリクエストのときは
、同時に前記修飾ビットがオンにされる。リプレイスさ
れたアドレスアレイのブロックの修飾ビットがオンであ
ったときには、リプレイスされるブロックの最新データ
は主メモリ装置２０１には存在せず、キャッシュメモリ
１３１の対応するブロックにのみ存在するため、このデ
ータを主メモリ装置へ戻す必要がある。このときにはリ
プレイスされたブロックのアドレスを含むステージ１リ
クエストレジスタ１１２のリクエスト情報はステージ２
リクエストレジスタ１１３に送られ、さらにステージ３
リクエストレジスタ１１４からリプレイスされたブロッ
クのアドレスで主メモリ装置２０１に対しブロック呑込
要求が行なわれる。このときの主メモリ装ｆｆ１２０１
への書込データは、キャッシュメモリ１３１のデータが
読出データレジスタ１１８を経由して送られる。要求元
からのリクエストが読出しリクエストのときは、主メモ
リ装置２０１からブロック転送データが読出されてくる
と、書込データレジスタ１１５に上記データが入れられ
る。このとき主メモリリクエストバッファ１２０から上
記データを書込むべきキャッシュメモリの行アドレス、
列アドレスが取出され、キャッシュメモリ１３１に上記
書込データレジスタ１１５のデータが書込まれる。また
前記データは要求元に読出データ選択回路１２５を経由
して送られる。要求元からのリクエストが書込リクエス
トのときは、主メモリ装置２０１からブロック転送デー
タが送られてきたとき主メモリリクエストバッファ１２
０からストアデータが取出され前記ブロック転送データ
とマージされて杓込データレジスタ１１５に入れられる
。

以上のリクエスト処理は、複数個のリクエストがパイプ
ライン的に処理されるため、リクエスト処理間のアドレ
ス干渉が発生するが、これを回避するためにアドレス比
較回路１２１が設けられている。アドレス比較回路には
リクエスト処理中のアドレスが貯わ見られ、このアドレ
スと新たにステージ１リクエストレジスタ１１２に入っ
てきたアドレスが比較され、一致すると上記ステージ１
リクエストレジスタ１１２のリクエスト処理は抑止され
る。

アドレス干渉としては例えば次のような場合がある。あ
るブロックのキャッシュメモリミスヒツト処理中に、さ
らに同一ブロックへのメモリアクセスがきたときそのま
ま処理を行なうと、前者の処理がアドレスアレイ１３０
登録前であると後者もキャッシュメモリミスヒツトとな
シ同一ブロックへのブロック転送リクエストが主メモリ
装置２０１に出てしまう０″！！た前者の処理がアドレ
スアレイ１３０登丹後であると、まだキャッシュメモリ
１３１にデータが確定していないのにもかかわらず後者
はキャッシュメモリヒツトの処理を行　゛なってしまう
。他の例としであるブロックのキャッシュメモリミスヒ
ツト処理中に、さらに同一プロツクではないが同一列ア
ドレスへのメモリアクセスが有シ、後者がキャッシュメ
モリミスヒツトであったとき、場合によっては後者が処
理中の前者のブロックをリプレイスしてしまう恐れがあ
る。

セットアンシアティプ方式においては列アドレスが異な
ればこのようなことは発生しない。

後側を救済するため、アドレス比較回路１２１によるア
ドレス比較は全アドレスでなく、タ１１アドレス部分の
比較が行なわれる。

次に本発明の一実施例におけるシステム構成の動的変更
時におけるキャッシュメモリデータの主メモリ装置への
はき出しを説明する。

本実施例においては以下の個別動作機能をメモリ制御装
置内に設けたもので、各機能を演算制御装置等のマイク
ロ命令制御により実現するものである。

機能その１は、行指定新規割付禁止ビット１１９１．。

である。本禁止ビットはキャッシュメモリの各行対応に
設けられ要求元からのリフニスＨＣより設定、解除が可
能である。本禁止ビットが設定されると、キャッシュメ
モリミスヒツト時に対応する行をリプレイスの対照とす
ることが禁止される。

ただし、キャッシュメモリビット時には対応する行に対
する読出し書込みのアクセスは許される。

キャッシュメモリには一般的に障害キャッシュメモリの
行単位切離しの目的で行対応のデグレードビットが設け
られている装置が多いが、このデグレードビットが対応
する行のりブレイス対象とすることの抑止及びキャッシ
ュメモリヒット抑止を行なうのに対し、前記行指定新規
割付禁止ビットは前者のみの動作を行なう。

機能その２は、行単位のキャッシュメモリデータの主メ
モリ装置へのはき出し機能である。この行単位のはき出
し動作は要求元からのリクエストによシ指示され、はき
出し制御回路１２３およびはき出し列アドレスカウンタ
１２２によシ制御される。要求元から行はき出しリクエ
ストがくるとはき出し制御回路１２３が起動され、はき
出し列アドレスカウンタ１２２がイニシャライズされる
。

はき出し列アドレスカラ／り１２２の列アドレス及び要
求元から指定された行アドレスがはき出しリクエストと
してステージ１リクエストレジスタ１１２に送られ受付
けられるとはき出し列アドレス比較回路１２２の列アド
レスは＋１カウントされ、さらに針列アドレスでステー
ジ１リクエストレジスタ１１２対しはき出しリクエスト
要求を行なう。はき出し列アドレスカウンタ１２２から
の同一行内すべての列アドレスのはき出しリクエストが
ステージ１リクエストレジスタに受付けられるとはき出
し制御回路１２３から行はき出しリクエストを出した要
求元装置に対し行はき出し終了報告が送られる。ステー
ジ１リクエストレジスタ１１２でははき出しリクエスト
を受付けると、アドレスアレイ１３０の指定された行９
列の索引を行なう。索引の結果そのブロックの有効ビッ
トオフまたは、修飾ビットオフであればそこで処理を終
了する。有効ビットオンかつ修飾ビットオンのときの動
作は、前記の通常メモリアクセスのキャッシュメモリミ
スヒツトとなったときの処理に対しブロック転送処理を
行なわない点とアドレスアレイ１３０の対応ブロックの
有効ビラトラオフにする点を除けば同様の動作を行なう
。これによシキャッシュメモリ上にのみある最新データ
を主メモリ装置にはき出すことになる。

機能その苧はキャッシュメモリバイパス指定ニよるキャ
ッシュメモリのはき出し済の行を利用したキャッシュメ
モリミスヒツト処理である。要求元からキャソシェメそ
りバイパス指定リクエストが送られてくると、キャッシ
ュメそりバイパスモードビット１２６が設定される。本
モードビット１２６が設定されているとき要求元からメ
モリアクセスがくると以下の動作を行なう。要求元から
のメモリアクセスがキャッシェメそりビットであるとき
の動作は通常と同じである。要求元からのメモリアクセ
スがキャッシュメモリミスヒツトであるとき、通常時と
同様に主メモリ装置２０１に対しブロック転送リクエス
トは出すが、アドレスアレイ１３０への登録は行なわな
い。また主メモリリクエストバッファへのリクエスト情
報登録に際して通常時はりプレイスメント回路１３２で
決定されたりブレイス行アドレスが入れられるが、前記
キャッシュメモリバイパスモードピッｌ−１２（５がオ
ンのときは、行指定新規割付禁止とット１１９が設定さ
れている行のうちの１つの行アドレスが入れられる。主
メモリ装置２０１からブロック転送リグライが返ってく
ると、要求元からのリクエストが読出しリクエストのと
きは通常時と同様な動作を行なうが、要求元からのリク
エスト−ｂ＝ｑｐ込み要求のときは主メモリリクエスト
バッファ１２０からそのリクエスト情報がステージ１リ
クエストレジスタ１１２に送られる。ステージ１リクエ
ストレジスタから先は、通常時のキャッシュメモリミス
ヒツトでリプレイスされるプはツクの修飾ビットがオン
のときと同様にリクエスト情報がステージ２リクエスト
レジスタ１１３に送られ、さらにステージ３リクエスト
レジスタ１１４から主メモリ装置２０１に対しブロック
書込要求が行なわれる。このときの主メモリ装ｆｉ！２
０１への書込データは通常時と同様にキャッシュメモリ
１３１のデータが読出データレジスタ１１８を経由して
送られる。この書込データは主メモリ装置２０１から送
られてきた前記ブロック転送データに要求元から送られ
てきたストアデータがマージされたものであシ、結局キ
ャッシュメモリをバイパスして主メモリ装置に書込みを
行なったのど同じことになる。メモリ制御装置にストア
スワッズ方式のキャッシュメモリを持ったときの主メモ
リ装置は、書込みに対し部分的にデータを書換える機能
はなくブロック書込みの機能しか持たないため、要求元
からのリクエストが部分的にデータを書換える書込リク
エストのときは前記のような動作が必要となる。

前記のようなキャッシュメ七りのはき出し済の空行をデ
ータバッファとして利用したとき、あるリクエストがキ
ャッシュメモリミスヒツトによるバイパス処理中であっ
ても後続のキャッシュメモリミスビットのリクエストの
列アドレスが処理中のリクエストの列アドレスと異なれ
ばデータバッファとして使用中のキャッシュメモリのブ
ロックがぶつかることなく並行処理が可能である。両者
が同一の列アドレスのときは通常時と同様にアドレス比
較回路１２１によシ列アドレス一致が検出され後者の処
理は抑止される。

次に前記各機能を組合わせて第３図からＷ、１図のシス
テム構成への動的変更を演算制御装置３０１が実行する
ときの動作手顆例を示す。

■　メモリ制御装置１０１のキャッシュメモリ行Ｎ（キ
ャッシュメモリは行Ｏから行Ｎで構成されるとする）の
新規割付禁止ビット１１９の設定Ｏ ■　メモリ制御装置１０１のキャッシュメ七り行Ｎの行
はき出し指示。

■　■の行Ｎはき出し終了後行Ｎ−１の新規割付禁止ビ
ットの設定。

■　メモリ制御装置１０１のキャッシュメモリ行Ｎ−１
の行はき出し指示。

以下■、■の動作を行１のはき出し終了まで繰返す。

■　メモリ制御装置１０１のキャッシュメモリバイパス
モードビット１２６の設定。

■　メモリ制御装置１０１のキャッシュメモリ行０の行
はき出し指示。

■　■の行０はき出し終了後、装置間＠理接続を第１図
のように変更。

■　メモリ制御装置１０１の行Ｎから行１までの新規割
付禁止ピット１１９の解除、及びキャッシュメモリバイ
パスモードピット１２６の解除。

前記手順によシシステム構成変更後メモリ制御装置１０
２に論理的に接続される主メモリ装置２０３．２０４の
データを最新状態セすることができる。前記手順の第３
図において演算制御装置３０２もメモリ制御装置１０１
に論理的接続されている場合は手順■の前に演算制御装
置３０１は演算制御装ｆ３０２に対し装置間通信平成に
よシ処理抑止要求を送出し、演′Ｒルリ御装置３０２か
らのメモリ制御装置ｆ　１０１へのメモリアクセスを止
める。またメモリ制御装置１０１内のキャッシュメモリ
の１部の行が障害状態等の理由で切離されているときは
、前記手順においてその行をはき出し対象から除外しな
ければならない。

（発明の効果） 本発明は以上説明したようにキャッシュメモリデータの
主メモリ装置へのはき出し中にも入出力制御装置からの
メモリアクセスを正常処理することによυ、メモリ制御
装置内にストアスワング方式のキャッシュメモリを設置
したシステムでのシステム構成の動的変更に伴なう問題
点を減小させる効果がある。

【図面の簡単な説明】

第１図、第２図、第３図はメモリ制御装置における各種
のシステム構成を示す図、第４図は不発明の一実施例を
示すブロック図である。 １０１．１０２・・・メモリ制御装置、１１０，１１１
゜１２６．１２７・・・リクエスト受付ボート回路、１
１２・・ステージ１リクエストレジスタ、１１３・ステ
ージ２リクエストレジスタ、１１４・・・ステージ３　
　　　　　′１）リクエストレジスタ、１１５・・・書
込データレジスタ、１１６・・アドレスアレイレジスタ
、１１７・・・アドレスアレイデータ選択回路、１１８
・読出データレジスタ、１１９・・行指定新規割付禁止
ピッ）、１２０・・・主メモリリクエストバッファ、１
２ドアドレス比較回路、１２２・・・はき出し列アドレ
スカウンタ、１２３・・はき出し制御回路、１２４・・
・入出力制御装置リクエスト受付抑止ピット、１２５・
・・読出データ選択回路、１２６・・・キャッシュメモ
リバイパスモードピット、１３０・・・アドレスアレイ
、１３１　・・キャッシュメモ’Ｊ、１３２・・・リル
イスメント回路、２０１，２０２，２０３，２０４・・
・主メモリ装置、３０１，３０２・・・演算制御装置、
４０１．４０２・・・入出力制御装置。 〆Ｉ苧 ｗ　ｌ　　゛ 代理人　弁理士　　内　原　　　ａｌ、簗　ｌ　習 嵌　２　　図 ／Ｉ′ ２０／　　　　　２０２　　　　　　−ｆＯＪ　　　　
ｚＵｐ真４　図

Claims (1)

【特許請求の範囲】
1. 複数の演算制御装置、複数の入出力制御装置、複数の主
   メモリ装置及び前記演算制御装置と前記入出力制御装置
   と前記入出力制御装置とから前記主メモリ装置に対する
   メモリアクセス要求を中介する複数のメモリ制御装置を
   含み、前記各メモリ制御装置内には前記各演算制御装置
   及び入出力制御装置によって共有されたセットアソシア
   ティブ方式かつストアスワップ方式のキャッシュメモリ
   を有する情報処理システムにおいて、前記キャッシュメ
   モリの行を指定してその行への新規ブロック登録の禁止
   を行なう手段と、前記キャッシュメモリの行を指定して
   その行のデータを対応する前記主メモリ装置へはき出す
   手段と、メモリアクセスに対応するデータが前記キャッ
   シュメモリ上に存在しないときにも前記キャッシュメモ
   リの登録情報が格納されたアドレスアレイへの新規登録
   は行なわず、かつ前記メモリアクセスが書込要求である
   とき書込データが属するブロックデータの前記主メモリ
   装置からの前記キャッシュメモリへのブロック転送を前
   記はき出しが完了した行のひとつに行ないかつ前記ブロ
   ック転送動作が行なわれた後前記書込データを含む前記
   ブロック転送されたデータの前記主メモリ装置へのブロ
   ック書込みを行なう手段とを設けたことを特徴とするメ
   モリ制御装置。