JPH04298079A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04298079A JPH04298079A JP3087689A JP8768991A JPH04298079A JP H04298079 A JPH04298079 A JP H04298079A JP 3087689 A JP3087689 A JP 3087689A JP 8768991 A JP8768991 A JP 8768991A JP H04298079 A JPH04298079 A JP H04298079A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は選択用トランジスタとメ
モリ用トランジスタよりなる半導体記憶装置に関するも
のである。
モリ用トランジスタよりなる半導体記憶装置に関するも
のである。
【０００２】
【従来の技術】図１４は従来の半導体記憶装置を示す。
即ち、ｎチャネル形ＭＮＯＳ素子よりなるメモリ用トラ
ンジスタＭＴＲとＭＯＳ素子よりなるスイッチング用ト
ランジスタＳＴＲが直列に接続されてメモリセルが構成
され、このメモリセルがマトリクス状に接続されてメモ
リアレイが構成される。而して、メモリ用トランジスタ
ＭＴＲのゲートおよびスイッチング用トランジスタＳＴ
Ｒのゲートに接続されたゲート線ＧＬにゲート電圧を印
加し、メモリセルのソースおよびドレインに接続された
データ線にデータ信号を印加して所定のメモリセルのメ
モリ用トランジスタＭＴＲに書込み／消去を行っていた
。
ンジスタＭＴＲとＭＯＳ素子よりなるスイッチング用ト
ランジスタＳＴＲが直列に接続されてメモリセルが構成
され、このメモリセルがマトリクス状に接続されてメモ
リアレイが構成される。而して、メモリ用トランジスタ
ＭＴＲのゲートおよびスイッチング用トランジスタＳＴ
Ｒのゲートに接続されたゲート線ＧＬにゲート電圧を印
加し、メモリセルのソースおよびドレインに接続された
データ線にデータ信号を印加して所定のメモリセルのメ
モリ用トランジスタＭＴＲに書込み／消去を行っていた
。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置では、メモリセルとして１個のメモリ用
トランジスタＭＴＲに直列に接続された１個のスイッチ
ング用トランジスタＳＴＲを必要とするため、面積が大
きくなり、高集積化した大容量の半導体記憶装置には適
さなかった。
半導体記憶装置では、メモリセルとして１個のメモリ用
トランジスタＭＴＲに直列に接続された１個のスイッチ
ング用トランジスタＳＴＲを必要とするため、面積が大
きくなり、高集積化した大容量の半導体記憶装置には適
さなかった。
【０００４】本発明は上記の実情に鑑みてなされたもの
で、面積を縮小でき、大容量化、高集積化に適した半導
体記憶装置を提供することを目的とする。
で、面積を縮小でき、大容量化、高集積化に適した半導
体記憶装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は上記課題を解決
するために、選択用トランジスタとメモリ用トランジス
タとを並列に結合してなるメモリセルを複数個直列に接
続し、両側にスイッチング素子を設けたことを特徴とす
るものである。
するために、選択用トランジスタとメモリ用トランジス
タとを並列に結合してなるメモリセルを複数個直列に接
続し、両側にスイッチング素子を設けたことを特徴とす
るものである。
【０００６】
【作用】上記手段により、選択用トランジスタをメモリ
用トランジスタと並列に結合してメモリセルを構成する
ことにより、選択時のメモリセルは選択用トランジスタ
を介して電流が流れる。また、メモリセルの読出し時は
メモリ用トランジスタのゲートを接地レベルにしておく
ことにより、非選択時にメモリ用トランジスタが消去状
態ならメモリ用トランジスタのチャネルを通って電流が
流れ、非選択時にメモリ用トランジスタが書込み状態な
ら電流が流れない。従って、多数のメモリセルに対して
１対のスイッチング素子のみで半導体記憶素子を形成で
きるため、面積の縮小化を図ることができる。
用トランジスタと並列に結合してメモリセルを構成する
ことにより、選択時のメモリセルは選択用トランジスタ
を介して電流が流れる。また、メモリセルの読出し時は
メモリ用トランジスタのゲートを接地レベルにしておく
ことにより、非選択時にメモリ用トランジスタが消去状
態ならメモリ用トランジスタのチャネルを通って電流が
流れ、非選択時にメモリ用トランジスタが書込み状態な
ら電流が流れない。従って、多数のメモリセルに対して
１対のスイッチング素子のみで半導体記憶素子を形成で
きるため、面積の縮小化を図ることができる。
【０００７】
【実施例】以下図面を参照して本発明の実施例を詳細に
説明する。
説明する。
【０００８】図１は本発明の一実施例で、ＭＮＳ素子よ
りなる４ビット／セルＮＡＮＤ型のＥＥＰＲＯＭを示す
。すなわち、例えばガラス等の絶縁基板１１上には例え
ばＡｌ等よりなる４個のメモリゲート電極ＭＧ１，ＭＧ
２，ＭＧ３，ＭＧ４が形成され、この４個のメモリゲー
ト電極ＭＧ１，ＭＧ２，ＭＧ３，ＭＧ４および前記絶縁
基板１１上にはＳｉ／Ｎ比が化学量論比（０．７５）よ
りも大きい、例えば０．８５〜１．１の窒化シリコンよ
りなる第１の絶縁層１２が形成される。前記第１の絶縁
層１２上には例えばポリシリコン等よりなり、厚さ５０
０〜１５００オングストロームの半導体層１３が形成さ
れている。この半導体層１３にはｎ＋ 高濃度領域１４
１，１４２，１４３，１４４，１４５，１４６，１４７
及びチャネル領域１５１，１５２，１５３，１５４，１
５５，１５６が形成される。前記半導体層１３および第
１の絶縁層１２上には例えばＳｉＯ２ 等の第２の絶縁
層１６が形成され、この第２の絶縁層１６上には４個の
選択ゲート電極ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４および
２個の制御ゲート電極ＳＧ１，ＳＧ２が形成される。こ
の４個の選択ゲート電極ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ
４，２個の制御ゲート電極ＳＧ１，ＳＧ２および第２の
絶縁層１６上には例えばＳｉＯ２ 等の第３の絶縁層１
７が形成され、この第３の絶縁層１７上には例えばＡｌ
等よりなるドレイン電極Ｄおよびソース電極Ｓが両端の
ｎ＋ 高濃度領域１４１，１４７にそれぞれ対応して接
続されて形成される。前記４個のメモリゲート電極ＭＧ
１，ＭＧ２，ＭＧ３，ＭＧ４，前記４個の選択ゲート電
極ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４，及び２個の制御ゲ
ート電極ＳＧ１，ＳＧ２はそれぞれチャネル領域１５１
，１５２，１５３，１５４，１５５，１５６に対応して
形成される。前記４個のメモリゲート電極ＭＧ１，ＭＧ
２，ＭＧ３，ＭＧ４，ｎ＋ 高濃度領域１４２，１４３
，１４４，１４５，１４６，チャネル領域１５２，１５
３，１５４，１５５および第１の絶縁層１２より４個の
メモリ用トランジスタＭＴＲ１，ＭＴＲ２，ＭＴＲ３，
ＭＴＲ４が構成される。この場合、Ｓｉ／Ｎ比が化学量
論比よりも大きい窒化シリコンより形成された絶縁層１
２は電子または正孔を捕獲してＶＧＳ−ＩＤＳ特性がヒ
ステリシス特性を示すメモリ機能を有する。前記４個の
選択ゲート電極ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４，ｎ＋
高濃度領域１４２，１４３，１４４，１４５，１４６
，チャネル領域１５２，１５３，１５４，１５５および
第２の絶縁層１６より選択用トランジスタＣＴＲ１，Ｃ
ＴＲ２，ＣＴＲ３，ＣＴＲ４が構成される。前記２個の
制御ゲート電極ＳＧ１，ＳＧ２，ｎ＋ 高濃度領域１４
１，１４２，１４６，１４７，チャネル領域１５１，１
５６および第２の絶縁層１６より制御用トランジスタ（
スイッチング素子）ＳＴＲ１，ＳＴＲ２が構成される。 したがって、ｎ＋ 高濃度領域１４１〜１４７およびチ
ャネル領域１５１〜１５６を有する半導体層１３はメモ
リ用トランジスタＭＴＲ１〜ＭＴＲ４、選択用トランジ
スタＣＴＲ１〜ＣＴＲ４および制御用トランジスタＳＴ
Ｒ１，ＳＴＲ２に共有できるため、メモリセル面積を縮
小でき、大容量化、高集積化ができる。
りなる４ビット／セルＮＡＮＤ型のＥＥＰＲＯＭを示す
。すなわち、例えばガラス等の絶縁基板１１上には例え
ばＡｌ等よりなる４個のメモリゲート電極ＭＧ１，ＭＧ
２，ＭＧ３，ＭＧ４が形成され、この４個のメモリゲー
ト電極ＭＧ１，ＭＧ２，ＭＧ３，ＭＧ４および前記絶縁
基板１１上にはＳｉ／Ｎ比が化学量論比（０．７５）よ
りも大きい、例えば０．８５〜１．１の窒化シリコンよ
りなる第１の絶縁層１２が形成される。前記第１の絶縁
層１２上には例えばポリシリコン等よりなり、厚さ５０
０〜１５００オングストロームの半導体層１３が形成さ
れている。この半導体層１３にはｎ＋ 高濃度領域１４
１，１４２，１４３，１４４，１４５，１４６，１４７
及びチャネル領域１５１，１５２，１５３，１５４，１
５５，１５６が形成される。前記半導体層１３および第
１の絶縁層１２上には例えばＳｉＯ２ 等の第２の絶縁
層１６が形成され、この第２の絶縁層１６上には４個の
選択ゲート電極ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４および
２個の制御ゲート電極ＳＧ１，ＳＧ２が形成される。こ
の４個の選択ゲート電極ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ
４，２個の制御ゲート電極ＳＧ１，ＳＧ２および第２の
絶縁層１６上には例えばＳｉＯ２ 等の第３の絶縁層１
７が形成され、この第３の絶縁層１７上には例えばＡｌ
等よりなるドレイン電極Ｄおよびソース電極Ｓが両端の
ｎ＋ 高濃度領域１４１，１４７にそれぞれ対応して接
続されて形成される。前記４個のメモリゲート電極ＭＧ
１，ＭＧ２，ＭＧ３，ＭＧ４，前記４個の選択ゲート電
極ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４，及び２個の制御ゲ
ート電極ＳＧ１，ＳＧ２はそれぞれチャネル領域１５１
，１５２，１５３，１５４，１５５，１５６に対応して
形成される。前記４個のメモリゲート電極ＭＧ１，ＭＧ
２，ＭＧ３，ＭＧ４，ｎ＋ 高濃度領域１４２，１４３
，１４４，１４５，１４６，チャネル領域１５２，１５
３，１５４，１５５および第１の絶縁層１２より４個の
メモリ用トランジスタＭＴＲ１，ＭＴＲ２，ＭＴＲ３，
ＭＴＲ４が構成される。この場合、Ｓｉ／Ｎ比が化学量
論比よりも大きい窒化シリコンより形成された絶縁層１
２は電子または正孔を捕獲してＶＧＳ−ＩＤＳ特性がヒ
ステリシス特性を示すメモリ機能を有する。前記４個の
選択ゲート電極ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４，ｎ＋
高濃度領域１４２，１４３，１４４，１４５，１４６
，チャネル領域１５２，１５３，１５４，１５５および
第２の絶縁層１６より選択用トランジスタＣＴＲ１，Ｃ
ＴＲ２，ＣＴＲ３，ＣＴＲ４が構成される。前記２個の
制御ゲート電極ＳＧ１，ＳＧ２，ｎ＋ 高濃度領域１４
１，１４２，１４６，１４７，チャネル領域１５１，１
５６および第２の絶縁層１６より制御用トランジスタ（
スイッチング素子）ＳＴＲ１，ＳＴＲ２が構成される。 したがって、ｎ＋ 高濃度領域１４１〜１４７およびチ
ャネル領域１５１〜１５６を有する半導体層１３はメモ
リ用トランジスタＭＴＲ１〜ＭＴＲ４、選択用トランジ
スタＣＴＲ１〜ＣＴＲ４および制御用トランジスタＳＴ
Ｒ１，ＳＴＲ２に共有できるため、メモリセル面積を縮
小でき、大容量化、高集積化ができる。
【０００９】図２は図１の回路図である。すなわち、ド
レイン電極Ｄには制御用トランジスタＳＴＲ１のドレイ
ンが接続され、この制御用トランジスタＳＴＲ１のソー
スは選択用トランジスタＣＴＲ１のドレインに接続され
ると共にメモリ用トランジスタＭＴＲ１のドレインに接
続される。この選択用トランジスタＣＴＲ１のソースお
よびメモリ用トランジスタＭＴＲ１のソースは共通にし
て選択用トランジスタＣＴＲ２のドレインに接続される
と共にメモリ用トランジスタＭＴＲ２のドレインに接続
され、この選択用トランジスタＣＴＲ２のソースおよび
メモリ用トランジスタＭＴＲ２のソースは共通にして選
択用トランジスタＣＴＲ３のドレインに接続されると共
にメモリ用トランジスタＭＴＲ３のドレインに接続され
る。この選択用トランジスタＣＴＲ３のソースおよびメ
モリ用トランジスタＭＴＲ３のソースは共通にして選択
用トランジスタＣＴＲ４のドレインに接続されると共に
メモリ用トランジスタＭＴＲ４のドレインに接続され、
この選択用トランジスタＣＴＲ４のソースおよびメモリ
用トランジスタＭＴＲ４のソースは共通にして制御用ト
ランジスタＳＴＲ２のドレインが接続され、この制御用
トランジスタＳＴＲ２のソースはソース電極Ｓに接続さ
れる。
レイン電極Ｄには制御用トランジスタＳＴＲ１のドレイ
ンが接続され、この制御用トランジスタＳＴＲ１のソー
スは選択用トランジスタＣＴＲ１のドレインに接続され
ると共にメモリ用トランジスタＭＴＲ１のドレインに接
続される。この選択用トランジスタＣＴＲ１のソースお
よびメモリ用トランジスタＭＴＲ１のソースは共通にし
て選択用トランジスタＣＴＲ２のドレインに接続される
と共にメモリ用トランジスタＭＴＲ２のドレインに接続
され、この選択用トランジスタＣＴＲ２のソースおよび
メモリ用トランジスタＭＴＲ２のソースは共通にして選
択用トランジスタＣＴＲ３のドレインに接続されると共
にメモリ用トランジスタＭＴＲ３のドレインに接続され
る。この選択用トランジスタＣＴＲ３のソースおよびメ
モリ用トランジスタＭＴＲ３のソースは共通にして選択
用トランジスタＣＴＲ４のドレインに接続されると共に
メモリ用トランジスタＭＴＲ４のドレインに接続され、
この選択用トランジスタＣＴＲ４のソースおよびメモリ
用トランジスタＭＴＲ４のソースは共通にして制御用ト
ランジスタＳＴＲ２のドレインが接続され、この制御用
トランジスタＳＴＲ２のソースはソース電極Ｓに接続さ
れる。
【００１０】図３（ａ）は図１、図２のメモリ用トラン
ジスタＭＴＲ１，ＭＴＲ２，ＭＴＲ３，ＭＴＲ４のメモ
リゲート電圧ＶＭＧ−ドレイン電流Ｉｄ特性図である。 すなわち、メモリ用トランジスタＭＴＲ１，ＭＴＲ２，
ＭＴＲ３，ＭＴＲ４のメモリゲート電圧ＶＭＧに正電圧
ＶＰ が印加されると書込みが行なわれ出力特性Ａを示
し、負電圧−ＶＰ が印加されると消去が行なわれ出力
特性Ｂを示す。読出しの場合はメモリゲート電圧ＶＭＧ
を０Ｖとすることにより、メモリ用トランジスタＭＴＲ
１〜ＭＴＲ４が消去状態Ａならメモリ用トランジスタＭ
ＴＲ１〜ＭＴＲ４の各チャネルを通ってドレイン電流が
ＩＯＮ以上流れ、メモリ用トランジスタＭＴＲ１〜ＭＴ
Ｒ４が書込み状態Ｂならドレイン電流がＩＯＦＦ 以下
しか流れない。 今、仮に図１、図２において、選択用トランジスタＣＴ
Ｒ１，ＣＴＲ２，ＣＴＲ３，ＣＴＲ４がない場合を考え
ると、メモリ用トランジスタＭＴＲ２の書込み状態Ｂあ
るいは消去状態Ａを読出すためには、制御用トランジス
タＳＴ１，ＳＴ２のゲートに電圧Ｖ′ＯＮを印加してオ
ンすると共に、他のメモリ用トランジスタＭＴＲ１，Ｍ
ＴＲ３，ＭＴＲ４のゲートに電圧Ｖ′ＯＮを印加してオ
ンし、メモリ用トランジスタＭＴＲ２のゲートを接地す
る必要がある。この場合、メモリ用トランジスタＭＴＲ
２が消去状態Ａならメモリ用トランジスタＭＴＲ２のチ
ャネルを通ってドレイン電流がＩＯＮ以上流れ、メモリ
用トランジスタＭＴＲ２が書込み状態Ｂならドレイン電
流がＩＯＦＦ 以下しか流れない。しかしながら、１個
のメモリ用トランジスタの特性として、読出し時におい
て非選択の場合には書込み状態Ｂまたは消去状態Ａのい
ずれでもドレイン電流がＩＯＮ以上流れ、また読出し時
において選択の場合には書込み状態Ｂではドレイン電流
がＩＯＦＦ 以下しか流れず、消去状態Ａではドレイン
電流がＩＯＮ以上流れることが必要であり、メモリ用ト
ランジスタの特性として動作マージンが非常に狭く、ま
た、読出し時において非選択の場合にはメモリ用トラン
ジスタのゲートに電圧Ｖ′ＯＮを印加するため、メモリ
用トランジスタの書込み状態Ｂあるいは消去状態Ａが変
動し易いという欠点があった。尚、ＩＯＮ，ＩＯＦＦ
とは、システムから要求されるメモリセル中の１ビット
としての電流値の最大値と最小値で、ＮＡＮＤの論理「
１」，「０」を識別するためのものである。
ジスタＭＴＲ１，ＭＴＲ２，ＭＴＲ３，ＭＴＲ４のメモ
リゲート電圧ＶＭＧ−ドレイン電流Ｉｄ特性図である。 すなわち、メモリ用トランジスタＭＴＲ１，ＭＴＲ２，
ＭＴＲ３，ＭＴＲ４のメモリゲート電圧ＶＭＧに正電圧
ＶＰ が印加されると書込みが行なわれ出力特性Ａを示
し、負電圧−ＶＰ が印加されると消去が行なわれ出力
特性Ｂを示す。読出しの場合はメモリゲート電圧ＶＭＧ
を０Ｖとすることにより、メモリ用トランジスタＭＴＲ
１〜ＭＴＲ４が消去状態Ａならメモリ用トランジスタＭ
ＴＲ１〜ＭＴＲ４の各チャネルを通ってドレイン電流が
ＩＯＮ以上流れ、メモリ用トランジスタＭＴＲ１〜ＭＴ
Ｒ４が書込み状態Ｂならドレイン電流がＩＯＦＦ 以下
しか流れない。 今、仮に図１、図２において、選択用トランジスタＣＴ
Ｒ１，ＣＴＲ２，ＣＴＲ３，ＣＴＲ４がない場合を考え
ると、メモリ用トランジスタＭＴＲ２の書込み状態Ｂあ
るいは消去状態Ａを読出すためには、制御用トランジス
タＳＴ１，ＳＴ２のゲートに電圧Ｖ′ＯＮを印加してオ
ンすると共に、他のメモリ用トランジスタＭＴＲ１，Ｍ
ＴＲ３，ＭＴＲ４のゲートに電圧Ｖ′ＯＮを印加してオ
ンし、メモリ用トランジスタＭＴＲ２のゲートを接地す
る必要がある。この場合、メモリ用トランジスタＭＴＲ
２が消去状態Ａならメモリ用トランジスタＭＴＲ２のチ
ャネルを通ってドレイン電流がＩＯＮ以上流れ、メモリ
用トランジスタＭＴＲ２が書込み状態Ｂならドレイン電
流がＩＯＦＦ 以下しか流れない。しかしながら、１個
のメモリ用トランジスタの特性として、読出し時におい
て非選択の場合には書込み状態Ｂまたは消去状態Ａのい
ずれでもドレイン電流がＩＯＮ以上流れ、また読出し時
において選択の場合には書込み状態Ｂではドレイン電流
がＩＯＦＦ 以下しか流れず、消去状態Ａではドレイン
電流がＩＯＮ以上流れることが必要であり、メモリ用ト
ランジスタの特性として動作マージンが非常に狭く、ま
た、読出し時において非選択の場合にはメモリ用トラン
ジスタのゲートに電圧Ｖ′ＯＮを印加するため、メモリ
用トランジスタの書込み状態Ｂあるいは消去状態Ａが変
動し易いという欠点があった。尚、ＩＯＮ，ＩＯＦＦ
とは、システムから要求されるメモリセル中の１ビット
としての電流値の最大値と最小値で、ＮＡＮＤの論理「
１」，「０」を識別するためのものである。
【００１１】図３（ｂ）は図１、図２の選択用トランジ
スタＣＴＲ１，ＣＴＲ２，ＣＴＲ３，ＣＴＲ４の選択ゲ
ート電圧ＶＣＧ−ドレイン電流Ｉｄ特性図である。即ち
、選択用トランジスタＣＴＲ１，ＣＴＲ２，ＣＴＲ３，
ＣＴＲ４に選択ゲート電圧ＶＯＮを印加すると、ドレイ
ン電流がＩＯＮ流れる。
スタＣＴＲ１，ＣＴＲ２，ＣＴＲ３，ＣＴＲ４の選択ゲ
ート電圧ＶＣＧ−ドレイン電流Ｉｄ特性図である。即ち
、選択用トランジスタＣＴＲ１，ＣＴＲ２，ＣＴＲ３，
ＣＴＲ４に選択ゲート電圧ＶＯＮを印加すると、ドレイ
ン電流がＩＯＮ流れる。
【００１２】図３（ｃ）は図１、図２のメモリ用トラン
ジスタＭＴＲ１，ＭＴＲ２，ＭＴＲ３，ＭＴＲ４と選択
用トランジスタＣＴＲ１，ＣＴＲ２，ＣＴＲ３，ＣＴＲ
４を並列接続した回路の選択ゲート電圧ＶＣＧ（メモリ
ゲート電圧ＶＭＧ）−ドレイン電流Ｉｄ特性図である。 このように、メモリ用トランジスタＭＴＲ１，ＭＴＲ２
，ＭＴＲ３，ＭＴＲ４と選択用トランジスタＣＴＲ１，
ＣＴＲ２，ＣＴＲ３，ＣＴＲ４を並列接続した回路では
、１個のメモリ用トランジスタの特性として、読出し時
において非選択の場合にはドレイン電流をＩＯＮ以上流
す必要がなく、読出し時において選択の場合に書込み状
態Ｂでドレイン電流をＩＯＦＦ 以下流し、消去状態Ａ
でドレイン電流をＩＯＮ以上流せばよいため、メモリ用
トランジスタＭＴＲ１，ＭＴＲ２，ＭＴＲ３，ＭＴＲ４
の動作設定が容易である。また、読出し時において非選
択の場合にもメモリ用トランジスタのゲートは接地して
おけばよいため、メモリ用トランジスタの書込み状態Ｂ
あるいは消去状態Ａが変動することはない。
ジスタＭＴＲ１，ＭＴＲ２，ＭＴＲ３，ＭＴＲ４と選択
用トランジスタＣＴＲ１，ＣＴＲ２，ＣＴＲ３，ＣＴＲ
４を並列接続した回路の選択ゲート電圧ＶＣＧ（メモリ
ゲート電圧ＶＭＧ）−ドレイン電流Ｉｄ特性図である。 このように、メモリ用トランジスタＭＴＲ１，ＭＴＲ２
，ＭＴＲ３，ＭＴＲ４と選択用トランジスタＣＴＲ１，
ＣＴＲ２，ＣＴＲ３，ＣＴＲ４を並列接続した回路では
、１個のメモリ用トランジスタの特性として、読出し時
において非選択の場合にはドレイン電流をＩＯＮ以上流
す必要がなく、読出し時において選択の場合に書込み状
態Ｂでドレイン電流をＩＯＦＦ 以下流し、消去状態Ａ
でドレイン電流をＩＯＮ以上流せばよいため、メモリ用
トランジスタＭＴＲ１，ＭＴＲ２，ＭＴＲ３，ＭＴＲ４
の動作設定が容易である。また、読出し時において非選
択の場合にもメモリ用トランジスタのゲートは接地して
おけばよいため、メモリ用トランジスタの書込み状態Ｂ
あるいは消去状態Ａが変動することはない。
【００１３】図４は図２の４ビットメモリセルの一括消
去動作を説明するための回路図である。図４では図２の
４ビットメモリセルが２個並列に接続されて２本のビッ
トラインＢＬ１，ＢＬ２が構成されている。すなわち、
各ビットラインＢＬ１，ＢＬ２の制御用トランジスタＳ
ＴＲ１，ＳＴＲ２の制御ゲート電極ＳＧ１，ＳＧ２及び
各ビットラインＢＬ１，ＢＬ２の選択用トランジスタＣ
ＴＲ１，ＣＴＲ２，ＣＴＲ３，ＣＴＲ４の選択ゲート電
極ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４にＶＯＮを印加し、
各ビットラインＢＬ１，ＢＬ２のドレイン側及びソース
側に電圧ＶＰ を印加し、各ビットラインＢＬ１，ＢＬ
２のメモリ用トランジスタＭＴＲ１，ＭＴＲ２，ＭＴＲ
３，ＭＴＲ４のメモリゲート電極ＭＧ１，ＭＧ２，ＭＧ
３，ＭＧ４を接地することにより、各ビットラインＢＬ
１，ＢＬ２のメモリ用トランジスタＭＴＲ１，ＭＴＲ２
，ＭＴＲ３，ＭＴＲ４は、ドレイン及びソースが電圧Ｖ
Ｐ となり、ゲート電極が０Ｖとなってメモリゲート−
ドレイン／ソース間電圧ＶＭＧが−ＶＰ となって、消
去が行われる。
去動作を説明するための回路図である。図４では図２の
４ビットメモリセルが２個並列に接続されて２本のビッ
トラインＢＬ１，ＢＬ２が構成されている。すなわち、
各ビットラインＢＬ１，ＢＬ２の制御用トランジスタＳ
ＴＲ１，ＳＴＲ２の制御ゲート電極ＳＧ１，ＳＧ２及び
各ビットラインＢＬ１，ＢＬ２の選択用トランジスタＣ
ＴＲ１，ＣＴＲ２，ＣＴＲ３，ＣＴＲ４の選択ゲート電
極ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４にＶＯＮを印加し、
各ビットラインＢＬ１，ＢＬ２のドレイン側及びソース
側に電圧ＶＰ を印加し、各ビットラインＢＬ１，ＢＬ
２のメモリ用トランジスタＭＴＲ１，ＭＴＲ２，ＭＴＲ
３，ＭＴＲ４のメモリゲート電極ＭＧ１，ＭＧ２，ＭＧ
３，ＭＧ４を接地することにより、各ビットラインＢＬ
１，ＢＬ２のメモリ用トランジスタＭＴＲ１，ＭＴＲ２
，ＭＴＲ３，ＭＴＲ４は、ドレイン及びソースが電圧Ｖ
Ｐ となり、ゲート電極が０Ｖとなってメモリゲート−
ドレイン／ソース間電圧ＶＭＧが−ＶＰ となって、消
去が行われる。
【００１４】図５は図４の回路で第１のビットラインＢ
Ｌ１のメモリ用トランジスタＭＴＲ４に書込みを行う場
合の回路図である。すなわち、各ビットラインＢＬ１，
ＢＬ２の制御用トランジスタＳＴＲ１，ＳＴＲ２の制御
ゲート電極ＳＧ１，ＳＧ２及び各ビットラインＢＬ１，
ＢＬ２の選択用トランジスタＣＴＲ１，ＣＴＲ２，ＣＴ
Ｒ３の選択ゲート電極ＣＧ１，ＣＧ２，ＣＧ３にＶＯＮ
を印加すると共に各ビットラインＢＬ１，ＢＬ２の選択
用トランジスタＣＴＲ４の選択ゲート電極ＣＧ４に電圧
ＶＯＦＦ を印加し、第１のビットラインＢＬ１のドレ
イン側に０Ｖを印加し、第１のビットラインＢＬ１のソ
ース側，第２のビットラインＢＬ２のドレイン側及びソ
ース側に電圧ＶＰ を印加し、各ビットラインＢＬ１，
ＢＬ２のメモリ用トランジスタＭＴＲ１，ＭＴＲ２，Ｍ
ＴＲ３のメモリゲート電極ＭＧ１，ＭＧ２，ＭＧ３を接
地すると共にメモリ用トランジスタＭＴＲ４のメモリゲ
ート電極ＭＧ４に電圧ＶＰ を印加することにより、第
１のビットラインＢＬ１のメモリ用トランジスタＭＴＲ
４は、メモリゲート電極ＭＧ４が電圧ＶＰ となり、ド
レインが０Ｖ，ソースが電圧ＶＰ となって、メモリゲ
ート−ドレイン間電圧ＶＭＧがＶＰ となって書込みが
行われる。この場合、第１のビットラインＢＬ１のメモ
リ用トランジスタＭＴＲ１，ＭＴＲ２，ＭＴＲ３は、メ
モリゲート電極ＭＧ１，ＭＧ２，ＭＧ３及びドレイン／
ソースが０Ｖとなって消去状態が保持される。又、第２
のビットラインＢＬ２のメモリ用トランジスタＭＴＲ１
，ＭＴＲ２，ＭＴＲ３は、ドレイン及びソースが電圧Ｖ
Ｐ となり、メモリゲート電極ＭＧ１，ＭＧ２，ＭＧ３
が０Ｖとなってメモリゲート−ドレイン／ソース間電圧
ＶＭＧが−ＶＰ となって消去状態が保持される。更に
、第２のビットラインＢＬ２のメモリ用トランジスタＭ
ＴＲ４は、ドレイン及びソースが電圧ＶＰ となり、メ
モリゲート電極ＭＧ４が電圧ＶＰ となって消去状態が
保持される。
Ｌ１のメモリ用トランジスタＭＴＲ４に書込みを行う場
合の回路図である。すなわち、各ビットラインＢＬ１，
ＢＬ２の制御用トランジスタＳＴＲ１，ＳＴＲ２の制御
ゲート電極ＳＧ１，ＳＧ２及び各ビットラインＢＬ１，
ＢＬ２の選択用トランジスタＣＴＲ１，ＣＴＲ２，ＣＴ
Ｒ３の選択ゲート電極ＣＧ１，ＣＧ２，ＣＧ３にＶＯＮ
を印加すると共に各ビットラインＢＬ１，ＢＬ２の選択
用トランジスタＣＴＲ４の選択ゲート電極ＣＧ４に電圧
ＶＯＦＦ を印加し、第１のビットラインＢＬ１のドレ
イン側に０Ｖを印加し、第１のビットラインＢＬ１のソ
ース側，第２のビットラインＢＬ２のドレイン側及びソ
ース側に電圧ＶＰ を印加し、各ビットラインＢＬ１，
ＢＬ２のメモリ用トランジスタＭＴＲ１，ＭＴＲ２，Ｍ
ＴＲ３のメモリゲート電極ＭＧ１，ＭＧ２，ＭＧ３を接
地すると共にメモリ用トランジスタＭＴＲ４のメモリゲ
ート電極ＭＧ４に電圧ＶＰ を印加することにより、第
１のビットラインＢＬ１のメモリ用トランジスタＭＴＲ
４は、メモリゲート電極ＭＧ４が電圧ＶＰ となり、ド
レインが０Ｖ，ソースが電圧ＶＰ となって、メモリゲ
ート−ドレイン間電圧ＶＭＧがＶＰ となって書込みが
行われる。この場合、第１のビットラインＢＬ１のメモ
リ用トランジスタＭＴＲ１，ＭＴＲ２，ＭＴＲ３は、メ
モリゲート電極ＭＧ１，ＭＧ２，ＭＧ３及びドレイン／
ソースが０Ｖとなって消去状態が保持される。又、第２
のビットラインＢＬ２のメモリ用トランジスタＭＴＲ１
，ＭＴＲ２，ＭＴＲ３は、ドレイン及びソースが電圧Ｖ
Ｐ となり、メモリゲート電極ＭＧ１，ＭＧ２，ＭＧ３
が０Ｖとなってメモリゲート−ドレイン／ソース間電圧
ＶＭＧが−ＶＰ となって消去状態が保持される。更に
、第２のビットラインＢＬ２のメモリ用トランジスタＭ
ＴＲ４は、ドレイン及びソースが電圧ＶＰ となり、メ
モリゲート電極ＭＧ４が電圧ＶＰ となって消去状態が
保持される。
【００１５】図６は図４の回路で第１のビットラインＢ
Ｌ１のメモリ用トランジスタＭＴＲ４の書込み状態を保
持する場合の回路図である。すなわち、各ビットライン
ＢＬ１，ＢＬ２の制御用トランジスタＳＴＲ１，ＳＴＲ
２の制御ゲート電極ＳＧ１，ＳＧ２及び各ビットライン
ＢＬ１，ＢＬ２の選択用トランジスタＣＴＲ１，ＣＴＲ
２，ＣＴＲ４の選択ゲート電極ＣＧ１，ＣＧ２，ＣＧ４
にＶＯＮを印加すると共に各ビットラインＢＬ１，ＢＬ
２の選択用トランジスタＣＴＲ３の選択ゲート電極ＣＧ
３に電圧ＶＯＦＦ を印加し、各ビットラインＢＬ１，
ＢＬ２のドレイン側，ソース側に電圧ＶＰ を印加し、
各ビットラインＢＬ１，ＢＬ２のメモリ用トランジスタ
ＭＴＲ１，ＭＴＲ２のメモリゲート電極ＭＧ１，ＭＧ２
を接地すると共にメモリ用トランジスタＭＴＲ３，ＭＴ
Ｒ４のメモリゲート電極ＭＧ３，ＭＧ４に電圧ＶＰ を
印加することにより、第１のビットラインＢＬ１のメモ
リ用トランジスタＭＴＲ４は、メモリゲート電極ＭＧ４
が電圧ＶＰ となり、ドレイン及びソースが電圧ＶＰ
となって書込み状態が保持される。この場合、第１のビ
ットラインＢＬ１のメモリ用トランジスタＭＴＲ３及び
第２のビットラインＢＬ２のメモリ用トランジスタＭＴ
Ｒ３，ＭＴＲ４は、メモリゲート電極ＭＧ３，ＭＧ４及
びドレイン／ソースが電圧ＶＰ となって消去状態が保
持される。又、各ビットラインＢＬ１，ＢＬ２のメモリ
用トランジスタＭＴＲ１，ＭＴＲ２は、ドレイン及びソ
ースが電圧ＶＰ となり、メモリゲート電極ＭＧ１，Ｍ
Ｇ２が０Ｖとなってメモリゲート−ドレイン／ソース間
電圧ＶＭＧが−ＶＰ となって消去状態が保持される。
Ｌ１のメモリ用トランジスタＭＴＲ４の書込み状態を保
持する場合の回路図である。すなわち、各ビットライン
ＢＬ１，ＢＬ２の制御用トランジスタＳＴＲ１，ＳＴＲ
２の制御ゲート電極ＳＧ１，ＳＧ２及び各ビットライン
ＢＬ１，ＢＬ２の選択用トランジスタＣＴＲ１，ＣＴＲ
２，ＣＴＲ４の選択ゲート電極ＣＧ１，ＣＧ２，ＣＧ４
にＶＯＮを印加すると共に各ビットラインＢＬ１，ＢＬ
２の選択用トランジスタＣＴＲ３の選択ゲート電極ＣＧ
３に電圧ＶＯＦＦ を印加し、各ビットラインＢＬ１，
ＢＬ２のドレイン側，ソース側に電圧ＶＰ を印加し、
各ビットラインＢＬ１，ＢＬ２のメモリ用トランジスタ
ＭＴＲ１，ＭＴＲ２のメモリゲート電極ＭＧ１，ＭＧ２
を接地すると共にメモリ用トランジスタＭＴＲ３，ＭＴ
Ｒ４のメモリゲート電極ＭＧ３，ＭＧ４に電圧ＶＰ を
印加することにより、第１のビットラインＢＬ１のメモ
リ用トランジスタＭＴＲ４は、メモリゲート電極ＭＧ４
が電圧ＶＰ となり、ドレイン及びソースが電圧ＶＰ
となって書込み状態が保持される。この場合、第１のビ
ットラインＢＬ１のメモリ用トランジスタＭＴＲ３及び
第２のビットラインＢＬ２のメモリ用トランジスタＭＴ
Ｒ３，ＭＴＲ４は、メモリゲート電極ＭＧ３，ＭＧ４及
びドレイン／ソースが電圧ＶＰ となって消去状態が保
持される。又、各ビットラインＢＬ１，ＢＬ２のメモリ
用トランジスタＭＴＲ１，ＭＴＲ２は、ドレイン及びソ
ースが電圧ＶＰ となり、メモリゲート電極ＭＧ１，Ｍ
Ｇ２が０Ｖとなってメモリゲート−ドレイン／ソース間
電圧ＶＭＧが−ＶＰ となって消去状態が保持される。
【００１６】図７は図４の回路で第１のビットラインＢ
Ｌ１のメモリ用トランジスタＭＴＲ４の書込み状態を保
持する場合の回路図である。すなわち、各ビットライン
ＢＬ１，ＢＬ２の制御用トランジスタＳＴＲ１の制御ゲ
ート電極ＳＧ１に電圧ＶＯＦＦ を印加すると共に各ビ
ットラインＢＬ１，ＢＬ２の制御用トランジスタＳＴＲ
２の制御ゲート電極ＳＧ２及び各ビットラインＢＬ１，
ＢＬ２の選択用トランジスタＣＴＲ１，ＣＴＲ２，ＣＴ
Ｒ３，ＣＴＲ４の選択ゲート電極ＣＧ１，ＣＧ２，ＣＧ
３，ＣＧ４にＶＯＮを印加し、各ビットラインＢＬ１，
ＢＬ２のドレイン側及びソース側に電圧ＶＰ を印加し
、各ビットラインＢＬ１，ＢＬ２のメモリ用トランジス
タＭＴＲ１，ＭＴＲ２，ＭＴＲ３，ＭＴＲ４のメモリゲ
ート電極ＭＧ１，ＭＧ２，ＭＧ３，ＭＧ４に電圧ＶＰ
を印加することにより、第１のビットラインＢＬ１のメ
モリ用トランジスタＭＴＲ４は、メモリゲート電極ＭＧ
４が電圧ＶＰ となり、ドレイン及びソースが電圧ＶＰ
となって書込み状態が保持される。この場合、第２の
ビットラインＢＬ２のメモリ用トランジスタＭＴＲ４及
び各ビットラインＢＬ１，ＢＬ２のメモリ用トランジス
タＭＴＲ１，ＭＴＲ２，ＭＴＲ３は、ドレイン及びソー
スが電圧ＶＰ となり、メモリゲート電極ＭＧ１，ＭＧ
２，ＭＧ３が電圧ＶＰ となって消去状態が保持される
。尚、各ビットラインＢＬ１，ＢＬ２の制御用トランジ
スタＳＴＲ１の制御ゲート電極ＳＧ１に電圧ＶＯＦＦ
を印加することにより、各ビットラインＢＬ１，ＢＬ２
のドレイン側に０Ｖを印加しても動作上の影響はない。
Ｌ１のメモリ用トランジスタＭＴＲ４の書込み状態を保
持する場合の回路図である。すなわち、各ビットライン
ＢＬ１，ＢＬ２の制御用トランジスタＳＴＲ１の制御ゲ
ート電極ＳＧ１に電圧ＶＯＦＦ を印加すると共に各ビ
ットラインＢＬ１，ＢＬ２の制御用トランジスタＳＴＲ
２の制御ゲート電極ＳＧ２及び各ビットラインＢＬ１，
ＢＬ２の選択用トランジスタＣＴＲ１，ＣＴＲ２，ＣＴ
Ｒ３，ＣＴＲ４の選択ゲート電極ＣＧ１，ＣＧ２，ＣＧ
３，ＣＧ４にＶＯＮを印加し、各ビットラインＢＬ１，
ＢＬ２のドレイン側及びソース側に電圧ＶＰ を印加し
、各ビットラインＢＬ１，ＢＬ２のメモリ用トランジス
タＭＴＲ１，ＭＴＲ２，ＭＴＲ３，ＭＴＲ４のメモリゲ
ート電極ＭＧ１，ＭＧ２，ＭＧ３，ＭＧ４に電圧ＶＰ
を印加することにより、第１のビットラインＢＬ１のメ
モリ用トランジスタＭＴＲ４は、メモリゲート電極ＭＧ
４が電圧ＶＰ となり、ドレイン及びソースが電圧ＶＰ
となって書込み状態が保持される。この場合、第２の
ビットラインＢＬ２のメモリ用トランジスタＭＴＲ４及
び各ビットラインＢＬ１，ＢＬ２のメモリ用トランジス
タＭＴＲ１，ＭＴＲ２，ＭＴＲ３は、ドレイン及びソー
スが電圧ＶＰ となり、メモリゲート電極ＭＧ１，ＭＧ
２，ＭＧ３が電圧ＶＰ となって消去状態が保持される
。尚、各ビットラインＢＬ１，ＢＬ２の制御用トランジ
スタＳＴＲ１の制御ゲート電極ＳＧ１に電圧ＶＯＦＦ
を印加することにより、各ビットラインＢＬ１，ＢＬ２
のドレイン側に０Ｖを印加しても動作上の影響はない。
【００１７】図８は図４の回路で第１のビットラインＢ
Ｌ１を構成する半導体層１３のチャネル状態を示す。す
なわち、制御用トランジスタＳＴＲ１，ＳＴＲ２の制御
ゲート電極ＳＧ１，ＳＧ２及び選択用トランジスタＣＴ
Ｒ１，ＣＴＲ２，ＣＴＲ３，ＣＴＲ４の選択ゲート電極
ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４にＶＯＮを印加し、ド
レイン電極Ｄ及びソース電極Ｓに電圧ＶＰ を印加し、
メモリ用トランジスタＭＴＲ１，ＭＴＲ２，ＭＴＲ３，
ＭＴＲ４のメモリゲート電極ＭＧ１，ＭＧ２，ＭＧ３，
ＭＧ４を接地することにより、制御ゲート電極ＳＧ１，
ＳＧ２及び選択ゲート電極ＣＧ１，ＣＧ２，ＣＧ３，Ｃ
Ｇ４にそれぞれ対応した半導体層１３にはチャネルＣＨ
ができる。又、メモリ用トランジスタＭＴＲ１，ＭＴＲ
２，ＭＴＲ３，ＭＴＲ４は消去状態になるため、メモリ
ゲート電極ＭＧ１，ＭＧ２，ＭＧ３，ＭＧ４にそれぞれ
対応した半導体層１３にはチャネルＣＨができる。
Ｌ１を構成する半導体層１３のチャネル状態を示す。す
なわち、制御用トランジスタＳＴＲ１，ＳＴＲ２の制御
ゲート電極ＳＧ１，ＳＧ２及び選択用トランジスタＣＴ
Ｒ１，ＣＴＲ２，ＣＴＲ３，ＣＴＲ４の選択ゲート電極
ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４にＶＯＮを印加し、ド
レイン電極Ｄ及びソース電極Ｓに電圧ＶＰ を印加し、
メモリ用トランジスタＭＴＲ１，ＭＴＲ２，ＭＴＲ３，
ＭＴＲ４のメモリゲート電極ＭＧ１，ＭＧ２，ＭＧ３，
ＭＧ４を接地することにより、制御ゲート電極ＳＧ１，
ＳＧ２及び選択ゲート電極ＣＧ１，ＣＧ２，ＣＧ３，Ｃ
Ｇ４にそれぞれ対応した半導体層１３にはチャネルＣＨ
ができる。又、メモリ用トランジスタＭＴＲ１，ＭＴＲ
２，ＭＴＲ３，ＭＴＲ４は消去状態になるため、メモリ
ゲート電極ＭＧ１，ＭＧ２，ＭＧ３，ＭＧ４にそれぞれ
対応した半導体層１３にはチャネルＣＨができる。
【００１８】図９は図５の回路で第１のビットラインＢ
Ｌ１を構成する半導体層１３のチャネル状態を示す。す
なわち、制御用トランジスタＳＴＲ１，ＳＴＲ２の制御
ゲート電極ＳＧ１，ＳＧ２及び選択用トランジスタＣＴ
Ｒ１，ＣＴＲ２，ＣＴＲ３の選択ゲート電極ＣＧ１，Ｃ
Ｇ２，ＣＧ３にＶＯＮを印加すると共に選択用トランジ
スタＣＴＲ４の選択ゲート電極ＣＧ４に電圧ＶＯＦＦを
印加し、ドレイン電極Ｄに０Ｖを印加し、ソース電極Ｓ
に電圧ＶＰ を印加し、メモリ用トランジスタＭＴＲ１
，ＭＴＲ２，ＭＴＲ３のメモリゲート電極ＭＧ１，ＭＧ
２，ＭＧ３を接地すると共にメモリ用トランジスタＭＴ
Ｒ４のメモリゲート電極ＭＧ４に電圧ＶＰ を印加する
ことにより、選択ゲート電極ＣＧ４に対応した半導体層
１３にはチャネルができないと共に、メモリ用トランジ
スタＭＴＲ４は書込み状態であるのでメモリゲート電極
ＭＧ４に対応した半導体層１３にはチャネルができない
。又、制御ゲート電極ＳＧ１，ＳＧ２及び選択ゲート電
極ＣＧ１，ＣＧ２，ＣＧ３にそれぞれ対応した半導体層
１３にはチャネルＣＨができる。メモリ用トランジスタ
ＭＴＲ１，ＭＴＲ２，ＭＴＲ３は消去状態が保持される
ため、メモリゲート電極ＭＧ１，ＭＧ２，ＭＧ３にそれ
ぞれ対応した半導体層１３にはチャネルＣＨができる。
Ｌ１を構成する半導体層１３のチャネル状態を示す。す
なわち、制御用トランジスタＳＴＲ１，ＳＴＲ２の制御
ゲート電極ＳＧ１，ＳＧ２及び選択用トランジスタＣＴ
Ｒ１，ＣＴＲ２，ＣＴＲ３の選択ゲート電極ＣＧ１，Ｃ
Ｇ２，ＣＧ３にＶＯＮを印加すると共に選択用トランジ
スタＣＴＲ４の選択ゲート電極ＣＧ４に電圧ＶＯＦＦを
印加し、ドレイン電極Ｄに０Ｖを印加し、ソース電極Ｓ
に電圧ＶＰ を印加し、メモリ用トランジスタＭＴＲ１
，ＭＴＲ２，ＭＴＲ３のメモリゲート電極ＭＧ１，ＭＧ
２，ＭＧ３を接地すると共にメモリ用トランジスタＭＴ
Ｒ４のメモリゲート電極ＭＧ４に電圧ＶＰ を印加する
ことにより、選択ゲート電極ＣＧ４に対応した半導体層
１３にはチャネルができないと共に、メモリ用トランジ
スタＭＴＲ４は書込み状態であるのでメモリゲート電極
ＭＧ４に対応した半導体層１３にはチャネルができない
。又、制御ゲート電極ＳＧ１，ＳＧ２及び選択ゲート電
極ＣＧ１，ＣＧ２，ＣＧ３にそれぞれ対応した半導体層
１３にはチャネルＣＨができる。メモリ用トランジスタ
ＭＴＲ１，ＭＴＲ２，ＭＴＲ３は消去状態が保持される
ため、メモリゲート電極ＭＧ１，ＭＧ２，ＭＧ３にそれ
ぞれ対応した半導体層１３にはチャネルＣＨができる。
【００１９】図１０は図６の回路で第１のビットライン
ＢＬ１を構成する半導体層１３のチャネル状態を示す。 すなわち、制御用トランジスタＳＴＲ１，ＳＴＲ２の制
御ゲート電極ＳＧ１，ＳＧ２及び選択用トランジスタＣ
ＴＲ１，ＣＴＲ２，ＣＴＲ４の選択ゲート電極ＣＧ１，
ＣＧ２，ＣＧ４にＶＯＮを印加すると共に選択用トラン
ジスタＣＴＲ３の選択ゲート電極ＣＧ３に電圧ＶＯＦＦ
を印加し、ドレイン電極Ｄ及びソース電極Ｓに電圧Ｖ
Ｐ を印加し、メモリ用トランジスタＭＴＲ１，ＭＴＲ
２のメモリゲート電極ＭＧ１，ＭＧ２を接地すると共に
メモリ用トランジスタＭＴＲ３，ＭＴＲ４のメモリゲー
ト電極ＭＧ３，ＭＧ４に電圧ＶＰ を印加することによ
り、選択ゲート電極ＣＧ３に対応した半導体層１３には
チャネルができないと共に、メモリ用トランジスタＭＴ
Ｒ４は書込み状態を保持するのでメモリゲート電極ＭＧ
４に対応した半導体層１３にはチャネルができない。又
、制御ゲート電極ＳＧ１，ＳＧ２及び選択ゲート電極Ｃ
Ｇ１，ＣＧ２，ＣＧ４にそれぞれ対応した半導体層１３
にはチャネルＣＨができる。メモリ用トランジスタＭＴ
Ｒ１，ＭＴＲ２，ＭＴＲ３は消去状態が保持されるため
、メモリゲート電極ＭＧ１，ＭＧ２，ＭＧ３にそれぞれ
対応した半導体層１３にはチャネルＣＨができる。
ＢＬ１を構成する半導体層１３のチャネル状態を示す。 すなわち、制御用トランジスタＳＴＲ１，ＳＴＲ２の制
御ゲート電極ＳＧ１，ＳＧ２及び選択用トランジスタＣ
ＴＲ１，ＣＴＲ２，ＣＴＲ４の選択ゲート電極ＣＧ１，
ＣＧ２，ＣＧ４にＶＯＮを印加すると共に選択用トラン
ジスタＣＴＲ３の選択ゲート電極ＣＧ３に電圧ＶＯＦＦ
を印加し、ドレイン電極Ｄ及びソース電極Ｓに電圧Ｖ
Ｐ を印加し、メモリ用トランジスタＭＴＲ１，ＭＴＲ
２のメモリゲート電極ＭＧ１，ＭＧ２を接地すると共に
メモリ用トランジスタＭＴＲ３，ＭＴＲ４のメモリゲー
ト電極ＭＧ３，ＭＧ４に電圧ＶＰ を印加することによ
り、選択ゲート電極ＣＧ３に対応した半導体層１３には
チャネルができないと共に、メモリ用トランジスタＭＴ
Ｒ４は書込み状態を保持するのでメモリゲート電極ＭＧ
４に対応した半導体層１３にはチャネルができない。又
、制御ゲート電極ＳＧ１，ＳＧ２及び選択ゲート電極Ｃ
Ｇ１，ＣＧ２，ＣＧ４にそれぞれ対応した半導体層１３
にはチャネルＣＨができる。メモリ用トランジスタＭＴ
Ｒ１，ＭＴＲ２，ＭＴＲ３は消去状態が保持されるため
、メモリゲート電極ＭＧ１，ＭＧ２，ＭＧ３にそれぞれ
対応した半導体層１３にはチャネルＣＨができる。
【００２０】図１１は図７の回路で第１のビットライン
ＢＬ１を構成する半導体層１３のチャネル状態を示す。 すなわち、制御用トランジスタＳＴＲ１の制御ゲート電
極ＳＧ１に電圧ＶＯＦＦ を印加すると共に制御用トラ
ンジスタＳＴＲ２の制御ゲート電極ＳＧ２及び選択用ト
ランジスタＣＴＲ１，ＣＴＲ２，ＣＴＲ３，ＣＴＲ４の
選択ゲート電極ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４にＶＯ
Ｎを印加し、ドレイン電極Ｄ及びソース電極Ｓに電圧Ｖ
Ｐ を印加し、メモリ用トランジスタＭＴＲ１，ＭＴＲ
２，ＭＴＲ３，ＭＴＲ４のメモリゲート電極ＭＧ１，Ｍ
Ｇ２，ＭＧ３，ＭＧ４に電圧ＶＰ を印加することによ
り、制御ゲート電極ＳＧ１に対応した半導体層１３には
チャネルができないと共に、メモリ用トランジスタＭＴ
Ｒ４は書込み状態を保持するのでメモリゲート電極ＭＧ
４に対応した半導体層１３にはチャネルができない。又
、制御ゲート電極ＳＧ２及び選択ゲート電極ＣＧ１，Ｃ
Ｇ２，ＣＧ３，ＣＧ４にそれぞれ対応した半導体層１３
にはチャネルＣＨができる。メモリ用トランジスタＭＴ
Ｒ１，ＭＴＲ２，ＭＴＲ３は消去状態が保持されるため
、メモリゲート電極ＭＧ１，ＭＧ２，ＭＧ３にそれぞれ
対応した半導体層１３にはチャネルＣＨができる。
ＢＬ１を構成する半導体層１３のチャネル状態を示す。 すなわち、制御用トランジスタＳＴＲ１の制御ゲート電
極ＳＧ１に電圧ＶＯＦＦ を印加すると共に制御用トラ
ンジスタＳＴＲ２の制御ゲート電極ＳＧ２及び選択用ト
ランジスタＣＴＲ１，ＣＴＲ２，ＣＴＲ３，ＣＴＲ４の
選択ゲート電極ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４にＶＯ
Ｎを印加し、ドレイン電極Ｄ及びソース電極Ｓに電圧Ｖ
Ｐ を印加し、メモリ用トランジスタＭＴＲ１，ＭＴＲ
２，ＭＴＲ３，ＭＴＲ４のメモリゲート電極ＭＧ１，Ｍ
Ｇ２，ＭＧ３，ＭＧ４に電圧ＶＰ を印加することによ
り、制御ゲート電極ＳＧ１に対応した半導体層１３には
チャネルができないと共に、メモリ用トランジスタＭＴ
Ｒ４は書込み状態を保持するのでメモリゲート電極ＭＧ
４に対応した半導体層１３にはチャネルができない。又
、制御ゲート電極ＳＧ２及び選択ゲート電極ＣＧ１，Ｃ
Ｇ２，ＣＧ３，ＣＧ４にそれぞれ対応した半導体層１３
にはチャネルＣＨができる。メモリ用トランジスタＭＴ
Ｒ１，ＭＴＲ２，ＭＴＲ３は消去状態が保持されるため
、メモリゲート電極ＭＧ１，ＭＧ２，ＭＧ３にそれぞれ
対応した半導体層１３にはチャネルＣＨができる。
【００２１】図１２は図７の回路状態から読出す場合の
第１のビットラインＢＬ１を構成する半導体層１３のチ
ャネル状態を示す。すなわち、制御用トランジスタＳＴ
Ｒ１，ＳＴＲ２の制御ゲート電極ＳＧ１，ＳＧ２及び選
択用トランジスタＣＴＲ１，ＣＴＲ２，ＣＴＲ４の選択
ゲート電極ＣＧ１，ＣＧ２，ＣＧ４にＶＯＮを印加する
と共に選択用トランジスタＣＴＲ３の選択ゲート電極Ｃ
Ｇ３に電圧ＶＯＦＦ を印加し、メモリ用トランジスタ
ＳＴ１，ＳＴ２，ＭＴＲ３，ＭＴＲ４のメモリゲート電
極ＭＧ１，ＭＧ２、ＭＧ３，ＭＧ４を接地し、ドレイン
電極ＤにＶｄ を印加し、ソース電極Ｓを接地すること
により、選択ゲート電極ＣＧ３に対応した半導体層１３
にはチャネルができないと共に、メモリ用トランジスタ
ＭＴＲ４は書込み状態であるのでメモリゲート電極ＭＧ
４に対応した半導体層１３にはチャネルができない。又
、制御ゲート電極ＳＧ１，ＳＧ２及び選択ゲート電極Ｃ
Ｇ１，ＣＧ２，ＣＧ４にそれぞれ対応した半導体層１３
にはチャネルＣＨができる。メモリ用トランジスタＭＴ
Ｒ１，ＭＴＲ２，ＭＴＲ３は消去状態であるので、メモ
リゲート電極ＭＧ１，ＭＧ２，ＭＧ３にそれぞれ対応し
た半導体層１３にはチャネルＣＨができる。このように
、読出し時において、読出しビットの選択用トランジス
タのみをオフとし、他の選択用トランジスタをオンとす
るので、ＮＡＮＤ論理を満足している。
第１のビットラインＢＬ１を構成する半導体層１３のチ
ャネル状態を示す。すなわち、制御用トランジスタＳＴ
Ｒ１，ＳＴＲ２の制御ゲート電極ＳＧ１，ＳＧ２及び選
択用トランジスタＣＴＲ１，ＣＴＲ２，ＣＴＲ４の選択
ゲート電極ＣＧ１，ＣＧ２，ＣＧ４にＶＯＮを印加する
と共に選択用トランジスタＣＴＲ３の選択ゲート電極Ｃ
Ｇ３に電圧ＶＯＦＦ を印加し、メモリ用トランジスタ
ＳＴ１，ＳＴ２，ＭＴＲ３，ＭＴＲ４のメモリゲート電
極ＭＧ１，ＭＧ２、ＭＧ３，ＭＧ４を接地し、ドレイン
電極ＤにＶｄ を印加し、ソース電極Ｓを接地すること
により、選択ゲート電極ＣＧ３に対応した半導体層１３
にはチャネルができないと共に、メモリ用トランジスタ
ＭＴＲ４は書込み状態であるのでメモリゲート電極ＭＧ
４に対応した半導体層１３にはチャネルができない。又
、制御ゲート電極ＳＧ１，ＳＧ２及び選択ゲート電極Ｃ
Ｇ１，ＣＧ２，ＣＧ４にそれぞれ対応した半導体層１３
にはチャネルＣＨができる。メモリ用トランジスタＭＴ
Ｒ１，ＭＴＲ２，ＭＴＲ３は消去状態であるので、メモ
リゲート電極ＭＧ１，ＭＧ２，ＭＧ３にそれぞれ対応し
た半導体層１３にはチャネルＣＨができる。このように
、読出し時において、読出しビットの選択用トランジス
タのみをオフとし、他の選択用トランジスタをオンとす
るので、ＮＡＮＤ論理を満足している。
【００２２】図１３は本発明の他の実施例で、ＭＮＳ素
子よりなる４ビット／セルＮＡＮＤ型のＥＥＰＲＯＭを
単結晶半導体装置とＴＦＴで形成した例を示す。すなわ
ち、単結晶シリコン基板２１にはｎ＋ 高濃度領域２２
１，２２２，２２３，２２４，２２５，２２６，２２７
が形成され、このｎ＋ 高濃度領域２２１と２２２との
間，２２６と２２７との間のそれぞれ上には例えばＳｉ
Ｏ２ 等の絶縁層ＩＮＳを介して制御ゲート電極ＳＧ１
，ＳＧ２が形成される。前記＋ 高濃度領域２２２と２
２３との間，２２３と２２４との間，２２４と２２５と
の間，２２５と２２６との間のそれぞれ上には例えばＳ
ｉＯ２ 等の絶縁層ＩＮＳを介して選択ゲート電極ＣＧ
１，ＣＧ２，ＣＧ３，ＣＧ４が形成され、この選択ゲー
ト電極ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４の上には例えば
ＳｉＯ２ 等の絶縁層ＩＮＳを介して例えばポリシリコ
ン等の半導体層２３が形成される。この半導体層２３に
はｎ＋ 高濃度領域２４１，２４２，２４３，２４４，
２４５及びチャネル領域２５１，２５２，２５３，２５
４が形成される。このｎ＋ 高濃度領域２４１，２４２
，２４３，２４４，２４５は前記ｎ＋ 高濃度領域２２
２，２２３，２２４，２２５，２２６に電気的に接続さ
れる。前記チャネル領域２５１，２５２，２５３，２５
４の上には例えば電荷捕獲機能を有する窒化シリコン等
の絶縁層ＩＮＳを介してメモリゲート電極ＭＧ１，ＭＧ
２，ＭＧ３，ＭＧ４が形成される。前記ｎ＋ 高濃度領
域２２１，２２７にそれぞれ接続されて例えばＡｌ等よ
りなるドレイン電極Ｄおよびソース電極Ｓが例えばＳｉ
Ｏ２ 等の絶縁層ＩＮＳを介して形成される。前記単結
晶シリコン基板２１，ｎ＋ 高濃度領域２２１，２２２
，２２６，２２７，絶縁層ＩＮＳ，及び制御ゲート電極
ＳＧ１，ＳＧ２より制御用トランジスタＳＴＲ１，ＳＴ
Ｒ２が構成される。 前記単結晶シリコン基板２１，ｎ＋ 高濃度領域２２２
，２２３，２２４，２２５，２２６，絶縁層ＩＮＳ，及
び選択ゲート電極ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４より
選択用トランジスタＣＴＲ１，ＣＴＲ２，ＣＴＲ３，Ｃ
ＴＲ４が構成される。前記半導体層２３，例えば窒化シ
リコン等の絶縁層ＩＮＳ，及びメモリゲート電極ＭＧ１
，ＭＧ２，ＭＧ３，ＭＧ４よりメモリ用トランジスタＭ
ＴＲ１，ＭＴＲ２，ＭＴＲ３，ＭＴＲ４が構成される。
子よりなる４ビット／セルＮＡＮＤ型のＥＥＰＲＯＭを
単結晶半導体装置とＴＦＴで形成した例を示す。すなわ
ち、単結晶シリコン基板２１にはｎ＋ 高濃度領域２２
１，２２２，２２３，２２４，２２５，２２６，２２７
が形成され、このｎ＋ 高濃度領域２２１と２２２との
間，２２６と２２７との間のそれぞれ上には例えばＳｉ
Ｏ２ 等の絶縁層ＩＮＳを介して制御ゲート電極ＳＧ１
，ＳＧ２が形成される。前記＋ 高濃度領域２２２と２
２３との間，２２３と２２４との間，２２４と２２５と
の間，２２５と２２６との間のそれぞれ上には例えばＳ
ｉＯ２ 等の絶縁層ＩＮＳを介して選択ゲート電極ＣＧ
１，ＣＧ２，ＣＧ３，ＣＧ４が形成され、この選択ゲー
ト電極ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４の上には例えば
ＳｉＯ２ 等の絶縁層ＩＮＳを介して例えばポリシリコ
ン等の半導体層２３が形成される。この半導体層２３に
はｎ＋ 高濃度領域２４１，２４２，２４３，２４４，
２４５及びチャネル領域２５１，２５２，２５３，２５
４が形成される。このｎ＋ 高濃度領域２４１，２４２
，２４３，２４４，２４５は前記ｎ＋ 高濃度領域２２
２，２２３，２２４，２２５，２２６に電気的に接続さ
れる。前記チャネル領域２５１，２５２，２５３，２５
４の上には例えば電荷捕獲機能を有する窒化シリコン等
の絶縁層ＩＮＳを介してメモリゲート電極ＭＧ１，ＭＧ
２，ＭＧ３，ＭＧ４が形成される。前記ｎ＋ 高濃度領
域２２１，２２７にそれぞれ接続されて例えばＡｌ等よ
りなるドレイン電極Ｄおよびソース電極Ｓが例えばＳｉ
Ｏ２ 等の絶縁層ＩＮＳを介して形成される。前記単結
晶シリコン基板２１，ｎ＋ 高濃度領域２２１，２２２
，２２６，２２７，絶縁層ＩＮＳ，及び制御ゲート電極
ＳＧ１，ＳＧ２より制御用トランジスタＳＴＲ１，ＳＴ
Ｒ２が構成される。 前記単結晶シリコン基板２１，ｎ＋ 高濃度領域２２２
，２２３，２２４，２２５，２２６，絶縁層ＩＮＳ，及
び選択ゲート電極ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４より
選択用トランジスタＣＴＲ１，ＣＴＲ２，ＣＴＲ３，Ｃ
ＴＲ４が構成される。前記半導体層２３，例えば窒化シ
リコン等の絶縁層ＩＮＳ，及びメモリゲート電極ＭＧ１
，ＭＧ２，ＭＧ３，ＭＧ４よりメモリ用トランジスタＭ
ＴＲ１，ＭＴＲ２，ＭＴＲ３，ＭＴＲ４が構成される。
【００２３】このように、単結晶半導体装置とＴＦＴを
組み合わせることにより、単結晶半導体技術を用いるこ
とができる。尚、図１３では制御用トランジスタＳＴＲ
１，ＳＴＲ２及び選択用トランジスタＣＴＲ１，ＣＴＲ
２，ＣＴＲ３，ＣＴＲ４を単結晶半導体装置で構成し、
メモリ用トランジスタＭＴＲ１，ＭＴＲ２，ＭＴＲ３，
ＭＴＲ４をＴＦＴで構成するようにしたが、これに限ら
ず、メモリ用トランジスタＭＴＲ１，ＭＴＲ２，ＭＴＲ
３，ＭＴＲ４を単結晶半導体装置で構成し、制御用トラ
ンジスタＳＴＲ１，ＳＴＲ２及び選択用トランジスタＣ
ＴＲ１，ＣＴＲ２，ＣＴＲ３，ＣＴＲ４をＴＦＴで構成
するようにしてもよい。また、メモリ用トランジスタＭ
ＴＲはＭＮＳ ＦＥＴの場合で説明したが、ＭＮＯＳ
ＦＥＴ、ＭＯＮＯＳ ＦＥＴ等も適用可能である。半
導体層はアモルファスシリコンでもよく、また、１セル
のビット数も４ビットに限らず、８ビット、１６ビット
とすることも可能である。
組み合わせることにより、単結晶半導体技術を用いるこ
とができる。尚、図１３では制御用トランジスタＳＴＲ
１，ＳＴＲ２及び選択用トランジスタＣＴＲ１，ＣＴＲ
２，ＣＴＲ３，ＣＴＲ４を単結晶半導体装置で構成し、
メモリ用トランジスタＭＴＲ１，ＭＴＲ２，ＭＴＲ３，
ＭＴＲ４をＴＦＴで構成するようにしたが、これに限ら
ず、メモリ用トランジスタＭＴＲ１，ＭＴＲ２，ＭＴＲ
３，ＭＴＲ４を単結晶半導体装置で構成し、制御用トラ
ンジスタＳＴＲ１，ＳＴＲ２及び選択用トランジスタＣ
ＴＲ１，ＣＴＲ２，ＣＴＲ３，ＣＴＲ４をＴＦＴで構成
するようにしてもよい。また、メモリ用トランジスタＭ
ＴＲはＭＮＳ ＦＥＴの場合で説明したが、ＭＮＯＳ
ＦＥＴ、ＭＯＮＯＳ ＦＥＴ等も適用可能である。半
導体層はアモルファスシリコンでもよく、また、１セル
のビット数も４ビットに限らず、８ビット、１６ビット
とすることも可能である。
【００２４】
【発明の効果】以上述べたように本発明によれば、選択
用トランジスタとメモリ用トランジスタとを並列に結合
してなるメモリセルを複数個直列に接続し、両側にスイ
ッチング素子を設けて半導体記憶装置を構成することに
より、面積を縮小でき、大容量化、高集積化に好適する
。又、選択時のメモリセルは選択用トランジスタに電流
を流すため、メモリの動作マージンが広く特性設計がし
易くなる。更に、読出し時のメモリ用トランジスタのメ
モリゲートは接地するだけでよいため、メモリ用トラン
ジスタのデータ保持特性が向上する。
用トランジスタとメモリ用トランジスタとを並列に結合
してなるメモリセルを複数個直列に接続し、両側にスイ
ッチング素子を設けて半導体記憶装置を構成することに
より、面積を縮小でき、大容量化、高集積化に好適する
。又、選択時のメモリセルは選択用トランジスタに電流
を流すため、メモリの動作マージンが広く特性設計がし
易くなる。更に、読出し時のメモリ用トランジスタのメ
モリゲートは接地するだけでよいため、メモリ用トラン
ジスタのデータ保持特性が向上する。
【図１】本発明の一実施例を示す断面図である。
【図２】図１の回路図である。
【図３】本発明に係る選択用トランジスタとメモリ用ト
ランジスタのゲート電圧−ドレイン電流特性の一例を示
す特性図である。
ランジスタのゲート電圧−ドレイン電流特性の一例を示
す特性図である。
【図４】本発明半導体記憶装置の一括消去動作を説明す
るための回路図である。
るための回路図である。
【図５】本発明半導体記憶装置の第１の書込み動作を説
明するための回路図である。
明するための回路図である。
【図６】本発明半導体記憶装置の第２の書込み動作を説
明するための回路図である。
明するための回路図である。
【図７】本発明半導体記憶装置の第３の書込み動作を説
明するための回路図である。
明するための回路図である。
【図８】図４の動作における半導体層のチャネル状態を
示す断面説明図である。
示す断面説明図である。
【図９】図５の動作における半導体層のチャネル状態を
示す断面説明図である。
示す断面説明図である。
【図１０】図６の動作における半導体層のチャネル状態
を示す断面説明図である。
を示す断面説明図である。
【図１１】図７の動作における半導体層のチャネル状態
を示す断面説明図である。
を示す断面説明図である。
【図１２】本発明半導体記憶装置の読出し動作における
半導体層のチャネル状態を示す断面説明図である。
半導体層のチャネル状態を示す断面説明図である。
【図１３】本発明の他の実施例を示す断面図である。
【図１４】従来の半導体記憶装置を説明するための回路
図である。
図である。
１１…絶縁基板、１２…第１の絶縁層、１３…半導体層
、１４１，１４２，１４３，１４４，１４５，１４６，
１４７…ｎ＋ 高濃度領域，１５１，１５２，１５３，
１５４，１５５，１５６…チャネル領域、１６…第２の
絶縁層，１７…第３の絶縁層，ＭＧ１，ＭＧ２，ＭＧ３
，ＭＧ４…メモリゲート電極，ＣＧ１，ＣＧ２，ＣＧ３
，ＣＧ４…選択ゲート電極，ＳＧ１，ＳＧ２…制御ゲー
ト電極，ＭＴＲ１，ＭＴＲ２，ＭＴＲ３，ＭＴＲ４…メ
モリ用トランジスタ，ＣＴＲ１，ＣＴＲ２，ＣＴＲ３，
ＣＴＲ４…選択用トランジスタ，ＳＴＲ１，ＳＴＲ２…
制御用トランジスタ。
、１４１，１４２，１４３，１４４，１４５，１４６，
１４７…ｎ＋ 高濃度領域，１５１，１５２，１５３，
１５４，１５５，１５６…チャネル領域、１６…第２の
絶縁層，１７…第３の絶縁層，ＭＧ１，ＭＧ２，ＭＧ３
，ＭＧ４…メモリゲート電極，ＣＧ１，ＣＧ２，ＣＧ３
，ＣＧ４…選択ゲート電極，ＳＧ１，ＳＧ２…制御ゲー
ト電極，ＭＴＲ１，ＭＴＲ２，ＭＴＲ３，ＭＴＲ４…メ
モリ用トランジスタ，ＣＴＲ１，ＣＴＲ２，ＣＴＲ３，
ＣＴＲ４…選択用トランジスタ，ＳＴＲ１，ＳＴＲ２…
制御用トランジスタ。
Claims (5)
- 【請求項１】 選択用トランジスタとメモリ用トラン
ジスタとを並列に結合してなるメモリセルを複数個直列
に接続し、両側にスイッチング素子を設けたことを特徴
とする半導体記憶装置。 - 【請求項２】 選択用トランジスタとメモリ用トラン
ジスタの一方は単結晶半導体層により形成されているこ
とを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 メモリ用トランジスタは電気的に消去
可能な不揮発性半導体よりなるメモリ用トランジスタで
あることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】 選択用トランジスタとメモリ用トラン
ジスタはポリシリコン半導体層により形成されているこ
とを特徴とする請求項１記載の半導体記憶装置。 - 【請求項５】 ポリシリコン半導体層は選択用トラン
ジスタとメモリ用トランジスタの中間部に配設されてお
り、選択用トランジスタとメモリ用トランジスタのソー
ス領域とドレイン領域を共有するものであることを特徴
とする請求項４記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3087689A JPH04298079A (ja) | 1991-03-26 | 1991-03-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3087689A JPH04298079A (ja) | 1991-03-26 | 1991-03-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04298079A true JPH04298079A (ja) | 1992-10-21 |
Family
ID=13921896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3087689A Pending JPH04298079A (ja) | 1991-03-26 | 1991-03-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04298079A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002050704A (ja) * | 2000-08-01 | 2002-02-15 | Sony Corp | メモリ素子およびその製造方法並びに集積回路 |
| JP2006190931A (ja) * | 2004-12-29 | 2006-07-20 | Hynix Semiconductor Inc | フロートゲートメモリ装置 |
| JP2006190940A (ja) * | 2004-12-29 | 2006-07-20 | Hynix Semiconductor Inc | チャージトラップインシュレータメモリ装置 |
-
1991
- 1991-03-26 JP JP3087689A patent/JPH04298079A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002050704A (ja) * | 2000-08-01 | 2002-02-15 | Sony Corp | メモリ素子およびその製造方法並びに集積回路 |
| JP2006190931A (ja) * | 2004-12-29 | 2006-07-20 | Hynix Semiconductor Inc | フロートゲートメモリ装置 |
| JP2006190940A (ja) * | 2004-12-29 | 2006-07-20 | Hynix Semiconductor Inc | チャージトラップインシュレータメモリ装置 |
| JP2012191227A (ja) * | 2004-12-29 | 2012-10-04 | Sk Hynix Inc | チャージトラップインシュレータメモリ装置 |
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