JPH06120515A - 半導体不揮発性メモリのデータ書き込み及びデータ消去方法 - Google Patents

半導体不揮発性メモリのデータ書き込み及びデータ消去方法

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JPH06120515A
JPH06120515A JP27137992A JP27137992A JPH06120515A JP H06120515 A JPH06120515 A JP H06120515A JP 27137992 A JP27137992 A JP 27137992A JP 27137992 A JP27137992 A JP 27137992A JP H06120515 A JPH06120515 A JP H06120515A
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JP
Japan
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gate
writing
potential
semiconductor
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JP27137992A
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Takashi Ono
隆 小野
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Oki Electric Industry Co Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/681—Floating-gate IGFETs having only two programming levels
    • H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling

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Abstract

(57)【要約】 【目的】 必要な電流量が少なく、かつゲート酸化膜を
劣化させることの少ないデータ書き込み・消去方法とす
ることにより、３Ｖ以下の低電源での動作が可能であ
り、かつデータ書き換え可能回数の多い半導体不揮発性
メモリのデータ書き込み及びデータ消去方法を提供す
る。 【構成】 フローティングゲート１３とコントロールゲ
ート１５を具備し、かつその一方側に絶縁膜１７を介し
てサイドウォール型セレクトゲート１８を具備し、更に
一対の拡散層１９，２０をそれぞれドレイン及びソース
とする半導体不揮発性メモリのデータ書き込み方法にお
いて、コントロールゲート１５に一対の拡散層１９，２
０間にチャネルを形成し得るような電位を与え、サイド
ウォール型セレクトゲート１８に前記チャネル形成を阻
止するような電位を与え、一対の拡散層１９，２０間に
電流を流すことなく、フローティングゲート１３に電荷
を注入し、データ書き込みを行う。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体不揮発性メモリ
に係り、特に、電気的にデータの書き換えが可能な半導
体不揮発性メモリのデータ書き込み方法及びデータ消去
方法に関するものである。
【０００２】
【従来の技術】従来、電気的にデータ書き換え可能なＲ
ＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）として、各
種の所謂フラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａ
ｌ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂ
ｌｅ ＲＯＭ）メモリセルが提案されている。中でも
「ＩＥＤＭ １９８９ Ｐ．６０３〜６０６ “Ａ Ｎ
ｅｗ Ｆｌａｓｈ−Ｅｒａｓｅ ＥＥＰＲＯＭ ＣＥＬ
Ｌ Ｗｉｔｈ ａ Ｓｉｄｅｗａｌｌ Ｓｅｌｅｃｔ−
Ｇａｔｅ ｏｎ ｉｔｓ Ｓｏｕｒｃｅ Ｓｉｄｅ”
Ｋ．Ｎａｒｕｋｅ ｅｔ ａｌ．」に記載されるよう
な、サイドウォール型フラッシュＥＥＰＲＯＭセルは、
外部５Ｖ単一電源でデータの書き込み・消去ができるメ
モリセルとして有望な方式である。
【０００３】かかるサイドウォール型フラッシュＥＥＰ
ＲＯＭセルについて、以下、詳細に説明する。図７はか
かる従来のサイドウォール型フラッシュＥＥＰＲＯＭセ
ルの断面図である。この図に示すように、Ｓｉ単結晶基
板１１上に膜厚５０〜１５０Å程度のゲート酸化膜１２
を介して、多結晶シリコンより成るフローティングゲー
ト１３を配し、更に、絶縁膜１４を介して容量結合す
る、例えば多結晶シリコンより成るコントロールゲート
１５を前記フローティングゲート１３の上方に配する。
そして、同じく例えば多結晶シリコンより成るサイドウ
ォール型セレクトゲート１８を絶縁膜１６を介した前記
Ｓｉ単結晶基板１１上に、かつ絶縁膜１７を介した前記
フローティングゲート１３及び前記コントロールゲート
１５の側方の一方にのみ配置する。そして、前記フロー
ティングゲート１３及び前記コントロールゲート１５の
側下方で、前記サイドウォール型セレクトゲート１８の
存在しない側の前記Ｓｉ単結晶基板１１の表面にドレイ
ン拡散層１９を、また、前記サイドウォール型セレクト
ゲート１８の存在する側の前記Ｓｉ単結晶基板１１の表
面にソース拡散層２０を配置する。
【０００４】以上のような構造のサイドウォール型フラ
ッシュＥＥＰＲＯＭセルの電気的動作を図８を参照しな
がらＮＭＯＳの場合について説明する。書き込みは、例
えば前記ドレイン拡散層１９にドレイン電圧ＶD を５
Ｖ、前記コントロールゲート１５にコントロールゲート
電圧ＶCGを１７Ｖ、前記サイドウォール型セレクトゲー
ト１８にセレクトゲート電圧ＶSel を１．５Ｖ、前記ソ
ース拡散層２０にソース電圧ＶS を０Ｖとし、基板電位
を０Ｖとする。
【０００５】このような印加電圧下では、前記サイドウ
ォール型セレクトゲート１８の下部の前記Ｓｉ単結晶基
板１１の表面に弱反転層２４が形成され、一方、前記フ
ローティングゲート１３下部の前記Ｓｉ単結晶基板１１
の表面に強反転層２５が形成され、前記弱反転層２４と
前記強反転層２５の境界付近でアバランシェ現象が起こ
り、発生したホットエレクトロン２１が前記フローティ
ングゲート１３へ注入され、データの書き込みを終了す
る。
【０００６】以上述べたデータの書き込み方法をホット
エレクトロン書き込みと呼ぶこととする。このホットエ
レクトロン書き込みにおいて肝要なことは、第１に前記
ソース拡散層２０及び前記ドレイン拡散層１９との間に
トランジスタのソース・ドレイン間電流が流れ得る状態
であることが挙げられる。
【０００７】第２は前記セレクトゲート１８下部に前記
弱反転層２４を、前記フローティングゲート１３下部に
前記強反転層２５をそれぞれ形成することにより、前記
ソース・ドレイン間電位差（例えば５Ｖ）が、前記弱反
転層２４と前記強反転層２５の境界部に集中するように
構成することである。以上の２点のもとで前記境界部で
前記ホットエレクトロン２１が発生し、この時、前記フ
ローティングゲート１３は高電位であるので、前記ホッ
トエレクトロン２１は前記ゲート酸化膜１２を通って前
記フローティングゲート１３に達し、保持される。前記
セレクトゲート１８のホットエレクトロン書き込みにお
ける役割は、前記フローティングゲート１３下部の強反
転層２５に比べて十分に弱い反転層２４を形成すること
により、前記ソース・ドレイン間電位差を前記反転層境
界部に集中させることである。
【０００８】このように構成することにより、前記境界
部で発生した前記ホットエレクトロン２１を前記フロー
ティングゲート１３の電位を高めることでソース・ドレ
イン間電流を増加させることなく、前記フローティング
ゲート１３に集めることが可能となる（ソース・ドレイ
ン間電流は前記弱反転層２４の状態で決定される）。す
なわち、ソース・ドレイン間電流に対する書き込みの効
率を高めることができる。実際１セル当り１０μＡ程度
のソース・ドレイン間電流を流すことにより、書き込み
を達成することができる。
【０００９】一方、データの消去は、例えば、前記ドレ
イン電圧ＶD として５Ｖ、前記コントロールゲート電圧
ＶCGとして−９Ｖ、前記セレクトゲート電圧ＶSel とし
て−９Ｖを印加し、前記ソース電圧ＶS はオープン状態
とする。このような印加電圧下では、前記フローティン
グゲート１３と前記ドレイン拡散層１９の間に、前記ゲ
ート酸化膜１２を通るファウラー・ノルドハイムトンネ
ル電流２２（図７参照）が流れ、前記フローティングゲ
ート１３中に蓄えられた電荷が引き抜かれ、データの消
去が行われる。
【００１０】以上述べたデータの消去方法をドレイント
ンネル消去と呼ぶこととする。前記書き込み時コントロ
ールゲート電圧ＶCGや、前記消去時コントロールゲート
電圧ＶCGやセレクトゲート電圧ＶSel は、通常用いられ
るところの外部電源電圧５Ｖとは異なった電圧である
が、必要な電流は容量充電分の微小な量であり、昇圧回
路や負電圧発生回路により、５Ｖからチップ内部で容易
に発生させることができる。
【００１１】従って、外部５Ｖ単一電源で、読み出しの
みならずデータの書き込み、データの消去が可能であ
る。また、前記サイドウォール型セレクトゲート１８
は、データ消去時に過消去となり、メモリセルの前記フ
ローティングゲート１３下部のチャネルをＯＦＦさせる
ことが、前記コントロールゲート電圧ＶCGを０Ｖとして
もできなくなった場合でも、前記セレクトゲート電圧Ｖ
Sel を０Ｖとすることで、前記セレクトゲート１８下部
のチャネルをＯＦＦできるので、前記メモリセルのソー
ス・ドレイン間に電流が流れることを阻止することがで
きる。
【００１２】したがって、多数のメモリセルをつなげて
セル配列を組んだ場合に、非選択セルのソース・ドレイ
ン間電流を阻止できるので大容量メモリに好適である。
【００１３】
【発明が解決しようとする課題】しかしながら、以上述
べた従来のサイドウォール型フラッシュＥＥＰＲＯＭで
は、データ書き込みにホットエレクトロン書き込みを用
いているために、前記文献にもデータが記載されている
ように、書き込み時のドレイン電圧ＶD を４Ｖ以下にす
ることが困難であり、携帯用電子機器で要求されるとこ
ろの３Ｖ単一電源での動作が困難であった。
【００１４】その第１の理由は、前記ホットエレクトロ
ン２１が前記フローティングゲート１３に注入され、書
き込みが達成されるには、前記ホットエレクトロン２１
が前記Ｓｉ単結晶基板１１と前記ゲート酸化膜１２との
電位障壁３．１ｅＶを越えるだけのエネルギーを得てい
ることが物理的に必須であり、そのために前記ドレイン
電圧ＶD を３．１Ｖ以下とすることは原理的に不可能で
あった。
【００１５】第２の理由として、前記ホットエレクトロ
ン書き込みは１つのメモリセル当り少なくとも１０μＡ
以上のソース・ドレイン間電流を流すことが必要であ
り、書き込み高速化のために、多ビット同時書き込みを
行おうとすると、内部昇圧回路で外部３Ｖから前記書き
込み時のドレイン電圧ＶD を作り出さねばならず、非常
に大きな能力の前記内部昇圧回路が必要となり、チップ
面積の増大を招くということが挙げられる（通常昇圧回
路の能力は数１０μＡ以下である）。
【００１６】また、前記ホットエレクトロン書き込み
は、高エネルギーのエレクトロン及びホールを発生させ
る方式であるので、この高エネルギーキャリアにより前
記ゲート酸化膜１２が劣化し、データ書き換え可能回数
が１，０００回〜１０，０００回程度に制限されてしま
うという欠点があった。本発明は、以上述べた３Ｖ単一
電源動作が困難であり、データ書き換え可能回数も制限
されるという従来法の欠点を除去するため、必要な電流
量が少なく、かつゲート酸化膜を劣化させることの少な
いデータ書き込み方式とすることにより、３Ｖ以下の低
電源での動作が可能であり、かつデータ書き換え可能回
数の多い半導体不揮発性メモリのデータ書き込み及びデ
ータ消去方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、フローティングゲートとコントロールゲ
ートを具備し、かつその一方側に絶縁膜を介してセレク
トゲートを具備し、更に一対の拡散層をそれぞれドレイ
ン及びソースとする半導体不揮発性メモリのデータ書き
込み方法において、前記コントロールゲートに前記一対
の拡散層間にチャネルを形成し得るような電位を与え、
前記セレクトゲートに前記チャネル形成を阻止するよう
な電位を与え、前記一対の拡散層間に電流を流すことな
く、前記フローティングゲートに電荷を注入し、データ
書き込みを行うようにしたものである。
【００１８】また、フローティングゲートとコントロー
ルゲートを具備し、かつその一方側に絶縁膜を介してセ
レクトゲートを具備し、更に一対の拡散層をそれぞれド
レイン及びソースとする半導体不揮発性メモリのデータ
消去方法において、前記コントロールゲートに前記フロ
ーティングゲートの半導体基板表面に蓄積層を形成する
ような電位を与え、前記フローティングゲートに蓄積さ
れた電荷を前記半導体基板表面の全面にわたって引き抜
き、データ消去を行うようにしたものである。
【００１９】
【作用】本発明によれば、上記したように、前記サイド
ウォール型セレクトゲートを有する半導体不揮発性メモ
リにおいて、ファウラー・ノルドハイムトンネル電流で
前記フローティングゲートに電子を注入することによ
り、データの書き込みを行う。
【００２０】また、フローティングゲートに蓄積された
電荷を、フローティングゲートの下方の半導体基板表面
の全面にわたって引き抜き、データ消去を行う。したが
って、従来法のようにソース・ドレイン間に電流を流す
必要がなくなり、１つのメモリセル当りに流れる電流も
ｐＡ程度以下と従来方法に比べて６桁以上も少なくて済
む。
【００２１】したがって、たとえ外部３Ｖ電源であって
も、特に大面積の内部昇圧回路は必要ではなく、容易に
書き込み、消去を行うことができ、高速化のための多ビ
ット同時書き込みにも容易に対応できる。また、本発明
では、従来の書き込み、消去方法のような高エネルギー
のエレクトロン及びホールの発生は非常に少なくなり、
しかも電流密度の低減を図ることができるので、前記メ
モリセルの前記ゲート酸化膜の劣化も少なくて済み、デ
ータ書き換え可能回数も、１０4 回以上と従来方法に比
べ改善することができる。
【００２２】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の第１実施例を示す
サイドウォール型フラッシュＥＥＰＲＯＭセルの断面
図、図２はそのサイドウォール型フラッシュＥＥＰＲＯ
Ｍセルのデータ書き込み方法の説明図である。
【００２３】図１に示すように、図７に示した従来例と
同様に、Ｓｉ単結晶基板１１上に膜厚５０〜１５０Å程
度のゲート酸化膜１２を介して、多結晶シリコンより成
るフローティングゲート１３を形成し、更に、絶縁膜１
４を介して容量結合する、例えば多結晶シリコンより成
るコントロールゲート１５を前記フローティングゲート
１３の上方に形成する。そして、同じく例えば多結晶シ
リコンより成るサイドウォール型セレクトゲート１８を
絶縁膜１６を介した前記Ｓｉ単結晶基板１１上に、かつ
絶縁膜１７を介した前記フローティングゲート１３及び
前記コントロールゲート１５の側方の一方にのみ配置す
る。そして、前記フローティングゲート１３及び前記コ
ントロールゲート１５の側下方で、前記セレクトゲート
１８の存在しない側の前記Ｓｉ単結晶基板１１の表面に
ドレイン拡散層１９を、また、前記セレクトゲート１８
の存在する側の前記Ｓｉ単結晶基板１１の表面にソース
拡散層２０を配置する。
【００２４】本発明にかかる第１の実施例のデータの書
き込み方法を図２を参照しながらＮＭＯＳを例にとって
説明する
【００２５】
【表１】
【００２６】まず、表１に示すように、前記ドレイン電
圧ＶD を０Ｖ、前記コントロールゲート電圧ＶCGを例え
ば、１８Ｖ、前記セレクトゲート電圧ＶSel を０Ｖ、前
記ソース電圧ＶS を例えば、０Ｖとし、基板電位を０Ｖ
とする。ただし、前記ソース電圧ＶS は必ずしも０Ｖで
ある必要はなく、約１０Ｖ以下、もしくはオープン状態
としてもよい。
【００２７】このような印加電圧下では、前記フローテ
ィングゲート１３下部の前記Ｓｉ単結晶基板１１の表面
に反転層２６、すなわち前記ドレイン拡散層１９から供
給された電子層が形成される。そして、前記反転層２６
中の電子及び前記ドレイン拡散層１９の電子は、前記コ
ントロールゲート電圧ＶCGの高電圧に引かれて、前記ゲ
ート酸化膜１２を流れるファウラー・ノルドハイムトン
ネル電流２３となって前記フローティングゲート１３に
注入され、データの書き込みを終了する。
【００２８】以上の動作を実際に多数のメモリセルを配
列した場合について、更に、詳細に述べる。図３はサイ
ドウォール型フラッシュＥＥＰＲＯＭセルの配列回路図
である。セル配列は、前記ドレイン拡散層１９をつない
だビット線（図中のＢ０，Ｂ１，Ｂ２）、前記コントロ
ールゲート１５をつないだワード線（図中のＷ０，Ｗ
１，Ｗ２）、前記セレクトゲート１８をつないだセレク
ト線（図中のＳ０，Ｓ１，Ｓ２）により構成される。前
記ソース拡散層２０は共通でオープン状態もしくは接地
状態とする。
【００２９】このようなセル配列において、図３の円で
囲んだＡ部のメモリセルのみにデータを書き込む場合を
考える。前記ビット線Ｂ１に０Ｖ、前記ワード線Ｗ１に
１８Ｖ、前記セレクト線Ｓ１に０Ｖを加えることで、当
該メモリセルの前記ゲート酸化膜１２に前記ファウラー
・ノルドハイムトンネル電流２３が流れ、書き込みが達
成される。この時、当該メモリセル以外のメモリセルは
データ変動（閾値変動）がないよう電圧設定される必要
がある。
【００３０】選択ワード線Ｗ１以外のワード線（非選択
ワード線）は、前記選択ワード線よりも低く、前記ファ
ウラー・ノルドハイムトンネル電流２３の流れない電
圧、例えば０Ｖとしてデータの誤書き込みを防止するこ
とができる。一方、前記選択されたセルのビット線Ｂ１
以外のビット線（非選択ビット線）Ｂ０，Ｂ２は前記選
択ワード線Ｗ１が高電圧であってもデータが書き込まれ
ないような電位である必要がある。例えば前記非選択ビ
ット線の電位を５Ｖとすると、前記コントロールゲート
１５の電位が１８Ｖであっても、前記フローティングゲ
ート１３下部の前記Ｓｉ単結晶基板１１表面に形成され
る反転層２６の電位も５Ｖとなり、前記ゲート酸化膜１
３に加わる電圧が前記選択されたセルに比べて小さくな
るので、前記ファウラー・ノルドハイムトンネル電流２
３が流れることはなくなり、データの書き込みを阻止す
ることができる。
【００３１】また、前記非選択ビット線電圧は５Ｖと十
分に低いので、前記非選択ワード線すなわち０Ｖの電位
であるワード線との交点にあたるビットでもデータの変
動（閾値の変化）は起こらない。ここで、本発明のデー
タ書き込みにおける前記セレクトゲート１８の役割は、
前記フローティングゲート１３下部に形成された前記反
転層２６と前記ソース拡散層２０との間の電気的導通を
阻止することにある。もし、前記セレクトゲート電圧Ｖ
Sel が当該下部に反転層２６を誘起できるような値であ
るとするなら、選択されたメモリセルの前記ソース・ド
レインは導通して、ほぼ０Ｖとなるので、例えば図３の
ワード線Ｗ１につながる他の非選択メモリセルの前記セ
レクトゲート１８下部に、前記共通のソース拡散層２０
より電子が供給されて反転層２６が形成され、更に、そ
の反転層２６から電子が供給されることにより、前記フ
ローティングゲート１３下部にも反転層２６が形成さ
れ、データの誤書き込みが起こってしまう。データをビ
ット単位で選択的に書き込むには、前記セレクトゲート
１８が、当該下部のＳｉ単結晶基板１１で反転層２６を
カットオフしていることが重要なのである。
【００３２】したがって、前記セレクトゲート１８は、
前記ソース拡散層２０と前記ドレイン拡散層１９との間
がパンチスルーして、前記ドレイン拡散層１９の電位が
前記ソース拡散層２０の電位に影響しないように、前記
セレクトゲート１８の印加電圧、サイドウォール幅等の
パラメータを設定しておく必要がある。次に、本発明の
第２の実施例におけるサイドウォール型フラッシュＥＥ
ＰＲＯＭセルのデータの書き込み方法を図４を参照しな
がらＮＭＯＳを例に以下に説明する。
【００３３】
【表２】
【００３４】この実施例においては、表２に示すよう
に、前記ドレイン電圧ＶD を−５Ｖ、前記コントロール
ゲート電圧ＶCGを、例えば１３Ｖ、前記セレクトゲート
電圧Ｖ Sel を−５Ｖ、前記ソース電圧ＶS を例えば−５
Ｖとし、基板電圧を−５Ｖとする。ここで、前記ソース
電圧ＶS は必ずしも−５Ｖである必要はなく、例えば約
５Ｖ以下あるいはオープン状態であってもよい。また、
前記基板電位を負にバイアスしているため、メモリセル
をＮウェル中のＰウェルに形成して、前記Ｐウェルに前
記基板電圧−５Ｖを印加する方式が実際にデバイスを構
成する上で好適である。
【００３５】このような第２の実施例のバイアス条件下
においても、前記第１の実施例と同様に、前記フローテ
ィングゲート１３下部の前記Ｓｉ単結晶基板１１の表面
に反転層２６、すなわち前記ドレイン拡散層１９から供
給された電子層が形成される。そして、前記反転層２６
中の電子及び前記ドレイン拡散層１９の電子は前記コン
トロールゲート電圧ＶCGの高電圧に引かれて、前記ゲー
ト酸化膜１２を流れるファウラー・ノルドハイムトンネ
ル電流２３となって前記フローティングゲート１３に注
入され、データの書き込みを終了する。
【００３６】前記非選択メモリセルのＶT 変動に関して
も、前記非選択ワード線を、例えば−５Ｖ、前記非選択
ビット線を例えば０Ｖとすることにより、前記第１の実
施例と同様に阻止することができる。ここで、本発明に
おいて３Ｖ動作が可能なことについて説明する。本発明
の第１あるいは第２の実施例のデータ書き込み方法は、
前記コントロールゲート１５と前記ドレイン拡散層１９
の電位差は、前記ゲート酸化膜１２の膜厚が６０〜１０
０Åの場合、約１２〜２０Ｖ程度の電位差が前記ファウ
ラー・ノルドハイムトンネル電流２３を流すのに必要と
なる。この電位差は、従来のホットエレクトロン書き込
みに比べ高いが、必要な電流量が１セル当りｐＡ程度以
下と非常に少ないので、たとえ外部電源が３Ｖであって
も、内部昇圧回路で十分に作り出すことが可能である。
また、書き込みスピード高速化のための多ビット同時書
き込みも、内部昇圧能力が数１０μＡなら、１０ｋｂｉ
ｔ程度同時に書き込めるので、従来法に比べ高速に書き
込むことが可能となる。
【００３７】次に、本発明の第３の実施例におけるサイ
ドウォール型フラッシュＥＥＰＲＯＭセルのデータの消
去方法を図５を参照しながらＮＭＯＳを例に以下に説明
する。
【００３８】
【表３】
【００３９】この実施例においては、表３に示すよう
に、例えば、ドレイン電圧ＶD はオープン状態、コント
ロールゲート電圧ＶCGは−９Ｖ、セレクトゲート電圧Ｖ
Sel はオープン状態から−９Ｖ、ソース電圧ＶS はオー
プン状態、Ｓｉ単結晶基板１１の表面の部位に形成され
るウェル層にはウェル層電圧ＶW ９Ｖを印加する。この
ような印加電圧下では、フローティングゲート１３とそ
の下方のＳｉ単結晶基板１１の表面の全面にわたって、
ゲート酸化膜１２を通るファウラー・ノルドハイムトン
ネル電流２７が流れ、前記フローティングゲート１３中
に蓄えられた電荷が引き抜かれ、データの消去が行われ
る。
【００４０】このように構成することにより、従来の場
合は、前記フローティングゲート１３と前記ドレイン拡
散層１９の間にのみ流れていた電流を、フローティング
ゲート１３とその下方のＳｉ単結晶基板１１の表面の全
面にわたって流すことが可能になり、電流を均一に流
し、電流密度を減少させることができ、前記メモリセル
の前記ゲート酸化膜の劣化も少なくて済み、データ書き
換え可能回数も増加させることができる。
【００４１】このように、本発明では、従来の書き込み
・消去方法のような高エネルギーのエレクトロン及びホ
ールの発生は非常に少なくなり、電流密度も低減できる
ので、前記メモリセルの前記ゲート酸化膜の劣化も少な
くて済み、データ書き換え可能回数も、図６に示すよう
に、１０4 回以上と従来方法に比べ改善され、携帯電子
機器用記憶装置として非常に有益な半導体不揮発性メモ
リが実現される。
【００４２】更に、図６において、横軸は書き込み・消
去繰り返し（データ書き換え）回数、縦軸は閾値電圧Ｖ
T （Ｖ）を示している。また、●が付された線ａ，ｃは
従来のデータ書き込み・消去方法による場合を示してお
り、○が付された線ｂ，ｄは本発明のデータ書き込み・
消去方法による場合、上方のａ，ｂ線は書き込み後の閾
値電圧、下方のｃ，ｄは消去後の閾値電圧を示してい
る。
【００４３】なお、データの消去は従来方法と同様に、
前記ドレイントンネル消去によって行われる。また、前
記コントロールゲート電圧ＶCGと前記Ｓｉ単結晶基板１
１間の電位差をさらに大きくして、前記フローティング
ゲート１３下部全面に前記ファウラー・ノルドハイムト
ンネル電流２３を流して消去を達成する所謂チャネル消
去方式を採用することも可能である。
【００４４】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。
【００４５】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、データの書き込み・消去を前記ゲート酸化膜を
流れるファウラー・ノルドハイムトンネル電流によって
行えるようにしたので、従来法のようにソース・ドレイ
ン間に電流を流す必要がなく、１つのメモリセル当りに
流れる電流もｐＡ程度以下と、従来方法に比べて６桁以
上も少なくて済む。
【００４６】したがって、たとえ外部３Ｖ電源であって
も特に大面積の内部昇圧回路は必要なく、容易に書き込
み、消去を行うことができ、高速化のための多ビット同
時書き込みにも容易に対応できる。また、本発明では、
従来のデータの書き込み・消去方法のような、高エネル
ギーのエレクトロン及びホールの発生は非常に少なくな
り、しかも電流密度も低減できるので、前記メモリセル
の前記ゲート酸化膜の劣化も少なくて済み、データ書き
換え可能回数も１０4 回以上と従来方法に比べ改善さ
れ、携帯電子機器用記憶装置等に適用して、非常に有益
な半導体不揮発性メモリを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示すサイドウォール型フ
ラッシュＥＥＰＲＯＭセルの断面図である。
【図２】本発明の第１の実施例を示すサイドウォール型
フラッシュＥＥＰＲＯＭセルのデータ書き込み方法の説
明図である。
【図３】本発明の第１実施例を示すサイドウォール型フ
ラッシュＥＥＰＲＯＭセルの配列回路図である。
【図４】本発明の第２の実施例を示すサイドウォール型
フラッシュＥＥＰＲＯＭセルのデータ書き込み方法の説
明図である。
【図５】本発明の第３の実施例を示すサイドウォール型
フラッシュＥＥＰＲＯＭセルのデータ消去方法の説明図
である。
【図６】サイドウォール型フラッシュＥＥＰＲＯＭセル
の書き込み・消去回数特性を示す図である。
【図７】従来のサイドウォール型フラッシュＥＥＰＲＯ
Ｍセルの断面図である。
【図８】従来のサイドウォール型フラッシュＥＥＰＲＯ
Ｍセルの電気的動作の説明図である。
【符号の説明】
ＶS ソース電圧 ＶD ドレイン電圧 ＶCG コントロールゲート電圧 ＶSel サイドウォール型セレクトゲート電圧 ＶW ウェル層電圧 １１ Ｓｉ単結晶基板 １２ ゲート酸化膜 １３ フローティングゲート １４，１６，１７ 絶縁膜 １５ コントロールゲート １８ サイドウォール型セレクトゲート １９ ドレイン拡散層 ２０ ソース拡散層 ２３，２７ ファウラー・ノルドハイムトンネル電流 ２６ 反転層 Ｂ０〜Ｂ２ ビット線 Ｗ０〜Ｗ２ ワード線 Ｓ０〜Ｓ２ セレクト線
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 7210−4Ｍ Ｈ０１Ｌ 27/10 ４３４

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 フローティングゲートとコントロールゲ
    ートを具備し、かつその一方側に絶縁膜を介してセレク
    トゲートを具備し、更に一対の拡散層をそれぞれドレイ
    ン及びソースとする半導体不揮発性メモリのデータ書き
    込み方法において、 （ａ）前記コントロールゲートに前記一対の拡散層間に
    チャネルを形成し得るような電位を与え、 （ｂ）前記セレクトゲートに前記チャネル形成を阻止す
    るような電位を与え、 （ｃ）前記一対の拡散層間に電流を流すことなく、前記
    フローティングゲートに電荷を注入し、データ書き込み
    を行うことを特徴とする半導体不揮発性メモリのデータ
    書き込み方法。
  2. 【請求項２】 前記データ書き込み時の前記セレクトゲ
    ートが接地され、前記コントロールゲート電圧が１０Ｖ
    以上であることを特徴とする請求項１記載の半導体不揮
    発性メモリのデータ書き込み方法。
  3. 【請求項３】 前記データ書き込み時の前記セレクトゲ
    ートの電位と前記コントロールゲートの電位の極性が逆
    極性であり、両者の電位差の絶対値が１０Ｖ以上である
    ことを特徴とする請求項１記載の半導体不揮発性メモリ
    のデータ書き込み方法。
  4. 【請求項４】 前記データ書き込み時に前記一対の拡散
    層のうち前記セレクトゲートのない一方側の拡散層に与
    えられる電位が、前記セレクトゲート電位とほぼ等しい
    ことを特徴とする請求項１記載の半導体不揮発性メモリ
    のデータ書き込み方法。
  5. 【請求項５】 前記半導体不揮発性メモリを多数並べて
    メモリ配列を形成し、それらのうちの半導体不揮発性メ
    モリを選択してデータ書き込みを行う場合に、非選択メ
    モリセルの前記一対の拡散層のうち前記セレクトゲート
    のない一方側の拡散層に与える電位が選択メモリセルの
    セレクトゲートのない一方側の拡散層に与える電位と異
    なる電位を与えることを特徴とする請求項１、２、３又
    は４記載の半導体不揮発性メモリのデータ書き込み方
    法。
  6. 【請求項６】 フローティングゲートとコントロールゲ
    ートを具備し、かつその一方側に絶縁膜を介してセレク
    トゲートを具備し、更に一対の拡散層をそれぞれドレイ
    ン及びソースとする半導体不揮発性メモリのデータ消去
    方法において、 （ａ）前記コントロールゲートに前記フローティングゲ
    ートの半導体基板表面に蓄積層を形成するような電位を
    与え、 （ｂ）前記フローティングゲートに蓄積された電荷を前
    記半導体基板表面の全面にわたって引き抜き、データ消
    去を行うことを特徴とする半導体不揮発性メモリのデー
    タ消去方法。
  7. 【請求項７】 前記半導体基板の表面部にウェル層を有
    し、該ウェル層に前記コントロールゲートへの印加電圧
    とは逆の電圧を与えることを特徴とする請求項６記載の
    半導体不揮発性メモリのデータ消去方法。
  8. 【請求項８】 前記セレクトゲートへの印加電圧の符号
    が前記コントロールゲートへの印加電圧の符号と一致す
    ることを特徴とする請求項６記載の半導体不揮発性メモ
    リのデータ消去方法。
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