JPH04298884A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04298884A JPH04298884A JP3049582A JP4958291A JPH04298884A JP H04298884 A JPH04298884 A JP H04298884A JP 3049582 A JP3049582 A JP 3049582A JP 4958291 A JP4958291 A JP 4958291A JP H04298884 A JPH04298884 A JP H04298884A
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- JP
- Japan
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- memory cell
- bit line
- memory
- circuit
- semiconductor integrated
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はデジタル信号処理等に
おける算術演算を高速に実行する半導体集積回路に関す
るものである。
おける算術演算を高速に実行する半導体集積回路に関す
るものである。
【０００２】
【従来の技術】従来の半導体集積回路の一例を図３に示
し説明する。この図３において、３１，３２はメモリデ
バイス、３３は加算等を実行する算術演算回路である。 そして、メモリデバイス３１および３２から演算対象の
データが読み出され、算術演算回路３３に入力され、こ
の算術演算回路３３はメモリデバイス３１および３２か
ら読み出された２つのデータの、例えば、加算結果等を
演算出力として出力する。
し説明する。この図３において、３１，３２はメモリデ
バイス、３３は加算等を実行する算術演算回路である。 そして、メモリデバイス３１および３２から演算対象の
データが読み出され、算術演算回路３３に入力され、こ
の算術演算回路３３はメモリデバイス３１および３２か
ら読み出された２つのデータの、例えば、加算結果等を
演算出力として出力する。
【０００３】
【発明が解決しようとする課題】上記のような従来の半
導体集積回路では、メモリデバイス３１および３２から
のデータを算術演算回路３３へ入力するためにデータバ
ス線などが必要で面積が大きくなるという課題があった
。また、データバス線の寄生容量等のために高速化が困
難になるという課題があった。
導体集積回路では、メモリデバイス３１および３２から
のデータを算術演算回路３３へ入力するためにデータバ
ス線などが必要で面積が大きくなるという課題があった
。また、データバス線の寄生容量等のために高速化が困
難になるという課題があった。
【０００４】この発明はかかる課題を解決するためにな
されたもので、高速の演算処理を行い、かつ面積の小さ
い半導体集積回路を得ることを目的とする。
されたもので、高速の演算処理を行い、かつ面積の小さ
い半導体集積回路を得ることを目的とする。
【０００５】
【課題を解決するための手段】この発明による半導体集
積回路は、ｍビット×ｎビット（ｍ，ｎ：任意の自然数
）構成の複数のメモリと、この複数のメモリの出力デー
タ間の演算を実行する演算回路とを備え、上記複数のメ
モリを１個のメモリセルアレイで構成し、かつ対応する
ビットのメモリセル列を交互にインターリーブして配置
し、各メモリセル列のビット線を上記演算回路に直結し
たものである。
積回路は、ｍビット×ｎビット（ｍ，ｎ：任意の自然数
）構成の複数のメモリと、この複数のメモリの出力デー
タ間の演算を実行する演算回路とを備え、上記複数のメ
モリを１個のメモリセルアレイで構成し、かつ対応する
ビットのメモリセル列を交互にインターリーブして配置
し、各メモリセル列のビット線を上記演算回路に直結し
たものである。
【０００６】
【作用】この発明においては、書き込み／読み出し動作
の開始される前のプリチャージ状態において、２つのＭ
ＯＳ ＦＥＴをともにオフ状態とすることにより、プ
ロパゲート信号生成の動作を安定にかつ高速に実行する
。
の開始される前のプリチャージ状態において、２つのＭ
ＯＳ ＦＥＴをともにオフ状態とすることにより、プ
ロパゲート信号生成の動作を安定にかつ高速に実行する
。
【０００７】
【実施例】図１はこの発明による半導体集積回路の一実
施例を示した構成図である。この図１において、１はメ
モリセル列〔Ａｋ，Ｂｋ（ｋ＝０〜ｎ）〕で、このメモ
リセル列１はｍビット×ｎビット（ｍ，ｎ：任意の自然
数）構成の複数のメモリを収容している。２はこのメモ
リセル列１への書き込み回路〔ＷＡｋ，ＷＢｋ（ｋ＝０
〜ｎ）〕、３は全加算器（Ｆ）で、この全加算器３は上
記複数のメモリの出力データ間の演算を実行する演算回
路を構成している。そして、上記複数のメモリを１個の
メモリセルアレイで構成し、かつ対応するビットのメモ
リセル列を交互にインターリーブして配置し、各メモリ
セル列のビット線を上記演算回路に直結させるよう構成
されている。４はメモリＡデコーダを示し、５はメモリ
Ｂデコーダを示す。
施例を示した構成図である。この図１において、１はメ
モリセル列〔Ａｋ，Ｂｋ（ｋ＝０〜ｎ）〕で、このメモ
リセル列１はｍビット×ｎビット（ｍ，ｎ：任意の自然
数）構成の複数のメモリを収容している。２はこのメモ
リセル列１への書き込み回路〔ＷＡｋ，ＷＢｋ（ｋ＝０
〜ｎ）〕、３は全加算器（Ｆ）で、この全加算器３は上
記複数のメモリの出力データ間の演算を実行する演算回
路を構成している。そして、上記複数のメモリを１個の
メモリセルアレイで構成し、かつ対応するビットのメモ
リセル列を交互にインターリーブして配置し、各メモリ
セル列のビット線を上記演算回路に直結させるよう構成
されている。４はメモリＡデコーダを示し、５はメモリ
Ｂデコーダを示す。
【０００８】つぎにこの図１に示す実施例の動作を説明
する。まず、メモリセル列１におけるＡｋ，Ｂｋ（ｋ＝
０〜ｎ）はメモリセル列である。演算に必要な２つのデ
ータ（ｎビット／ワード）は各々インターリーブされた
メモリ領域ＡおよびＢにストアされる。すなわち、一方
のデータはメモリセル列Ａ０〜Ａｎに，他方のデータは
メモリセル列Ｂ０〜Ｂｎにあり、このメモリセル列Ａ０
，Ｂ０には最下位桁（ビット）〔ＬＳＢ〕がストアされ
、メモリセル列Ａｎ，Ｂｎには最上位桁（ビット）〔Ｍ
ＳＢ〕がストアされる。つぎに、書き込み回路２におけ
るＷＡｋ，ＷＢｋ（ｋ＝０〜ｎ）は各々メモリセル列Ａ
ｋ，Ｂｋへの書き込み回路である。また、メモリセル列
Ａｋ（ｋ＝０〜ｎ）に属するメモリセルは各々メモリＡ
デコーダ４からの選択信号を伝えるワード線に連結され
る。一方、メモリセル列Ｂｋ（ｋ＝０〜ｎ）に属するメ
モリセルは各々メモリＢデコーダ５からの選択信号を伝
えるワード線に連結される。そして、メモリセル列Ａｋ
およびＢｋはともに全加算器Ｆｋに入力される。
する。まず、メモリセル列１におけるＡｋ，Ｂｋ（ｋ＝
０〜ｎ）はメモリセル列である。演算に必要な２つのデ
ータ（ｎビット／ワード）は各々インターリーブされた
メモリ領域ＡおよびＢにストアされる。すなわち、一方
のデータはメモリセル列Ａ０〜Ａｎに，他方のデータは
メモリセル列Ｂ０〜Ｂｎにあり、このメモリセル列Ａ０
，Ｂ０には最下位桁（ビット）〔ＬＳＢ〕がストアされ
、メモリセル列Ａｎ，Ｂｎには最上位桁（ビット）〔Ｍ
ＳＢ〕がストアされる。つぎに、書き込み回路２におけ
るＷＡｋ，ＷＢｋ（ｋ＝０〜ｎ）は各々メモリセル列Ａ
ｋ，Ｂｋへの書き込み回路である。また、メモリセル列
Ａｋ（ｋ＝０〜ｎ）に属するメモリセルは各々メモリＡ
デコーダ４からの選択信号を伝えるワード線に連結され
る。一方、メモリセル列Ｂｋ（ｋ＝０〜ｎ）に属するメ
モリセルは各々メモリＢデコーダ５からの選択信号を伝
えるワード線に連結される。そして、メモリセル列Ａｋ
およびＢｋはともに全加算器Ｆｋに入力される。
【０００９】つぎに、この図１に示す構成をより具体的
に説明するために図１のより詳細な説明図である図２を
用いて説明する。この図２はｋビットめの書き込み回路
２のＷＡｋ，ＷＢｋ，メモリセル列１のＡｋ，Ｂｋ，全
加算器３のＦｋの各々の回路構成と、それらの接続状態
を示している。 メモリセル列Ａｋ において、１１
はバービット線、１３−１・・・１３−ｎはメモリセル
、１４はセンスアンプ、１５ａ，１５ｂはバービット線
１１およびビット線１２のプリチャージトランジスタで
あり、メモリセル１３−１〜１３−ｎは図１に示すメモ
リＡデコーダ４から出力されるワード線に連結される。 また、メモリセル列Ｂｋ において、２１はビット線、
２２はバービット線、２３−１・・・２３−ｎはメモリ
セル、２４はセンスアンプ、２５ａ，２５ｂはビット線
２１，バービット線２２のプリチャージトランジスタで
あり、メモリセル２３−１〜２３−ｎは図１に示すメモ
リＢデコーダ５から出力されるワード線に連結される。
に説明するために図１のより詳細な説明図である図２を
用いて説明する。この図２はｋビットめの書き込み回路
２のＷＡｋ，ＷＢｋ，メモリセル列１のＡｋ，Ｂｋ，全
加算器３のＦｋの各々の回路構成と、それらの接続状態
を示している。 メモリセル列Ａｋ において、１１
はバービット線、１３−１・・・１３−ｎはメモリセル
、１４はセンスアンプ、１５ａ，１５ｂはバービット線
１１およびビット線１２のプリチャージトランジスタで
あり、メモリセル１３−１〜１３−ｎは図１に示すメモ
リＡデコーダ４から出力されるワード線に連結される。 また、メモリセル列Ｂｋ において、２１はビット線、
２２はバービット線、２３−１・・・２３−ｎはメモリ
セル、２４はセンスアンプ、２５ａ，２５ｂはビット線
２１，バービット線２２のプリチャージトランジスタで
あり、メモリセル２３−１〜２３−ｎは図１に示すメモ
リＢデコーダ５から出力されるワード線に連結される。
【００１０】書き込み回路ＷＡｋにおいて、１６，１７
はトライステートドライバであり、書き込みイネーブル
信号ＷＥにより制御される。そして、このトライステー
トドライバ１６はバービット線１１に，トライステート
ドライバ１７はビット線１２にそれぞれ連結される。ま
た、書き込み回路ＷＢｋにおいて、２６，２７はトライ
ステートドライバであり、書き込みイネーブル信号ＷＥ
により制御される。そして、このトライステートドライ
バ２６はビット線２１に，トライステートドライバ２７
はバービット線２２にそれぞれ連結される。
はトライステートドライバであり、書き込みイネーブル
信号ＷＥにより制御される。そして、このトライステー
トドライバ１６はバービット線１１に，トライステート
ドライバ１７はビット線１２にそれぞれ連結される。ま
た、書き込み回路ＷＢｋにおいて、２６，２７はトライ
ステートドライバであり、書き込みイネーブル信号ＷＥ
により制御される。そして、このトライステートドライ
バ２６はビット線２１に，トライステートドライバ２７
はバービット線２２にそれぞれ連結される。
【００１１】全加算器Ｆｋにおいて、３１，３２はＮチ
ャネル型ＭＯＳトランジスタであり、各々のソース電極
（またはドレイン電極）はバービット線１１，ビット線
１２にそれぞれ連結され、各々のドレイン電極（または
ソース電極）は短絡されてノード３６を形成し、Ｐチャ
ネル型ＭＯＳトランジスタ３３のドレインに連結される
。そして、Ｎチャネル型ＭＯＳトランジスタ３１のゲー
ト電極はビット線２１に，Ｎチャネル型ＭＯＳトランジ
スタ３２のゲート電極はバービット線２２にそれぞれ連
結される。
ャネル型ＭＯＳトランジスタであり、各々のソース電極
（またはドレイン電極）はバービット線１１，ビット線
１２にそれぞれ連結され、各々のドレイン電極（または
ソース電極）は短絡されてノード３６を形成し、Ｐチャ
ネル型ＭＯＳトランジスタ３３のドレインに連結される
。そして、Ｎチャネル型ＭＯＳトランジスタ３１のゲー
ト電極はビット線２１に，Ｎチャネル型ＭＯＳトランジ
スタ３２のゲート電極はバービット線２２にそれぞれ連
結される。
【００１２】そして、ＥＸ−ＯＲゲート３４の入力には
、Ｎチャネル型ＭＯＳトランジスタ３１，３２のドレイ
ン電極とキャリ入力Ｃｋ−１が接続され、このＥＸ−Ｏ
Ｒゲート３４はサムＳｋを出力する。また、セレクター
３５の入力には、ビット線１２とキャリ入力Ｃｋ−１が
接続され、このセレクター３５の制御端子にはノード３
６が連結され、セレクター３５はキャリ出力Ｃｋを出力
する。このキャリ出力Ｃｋは（ｋ＋１）ビットめの全加
算器Ｆｋ＋１のキャリ入力となる。また、Ｎチャネル型
ＭＯＳトランジスタ３１，３２およびＰチャネル型ＭＯ
Ｓトランジスタ３３は全加算器のプロパゲート信号発生
回路を形成し、ノード３６にはプロパゲート信号が出力
される。
、Ｎチャネル型ＭＯＳトランジスタ３１，３２のドレイ
ン電極とキャリ入力Ｃｋ−１が接続され、このＥＸ−Ｏ
Ｒゲート３４はサムＳｋを出力する。また、セレクター
３５の入力には、ビット線１２とキャリ入力Ｃｋ−１が
接続され、このセレクター３５の制御端子にはノード３
６が連結され、セレクター３５はキャリ出力Ｃｋを出力
する。このキャリ出力Ｃｋは（ｋ＋１）ビットめの全加
算器Ｆｋ＋１のキャリ入力となる。また、Ｎチャネル型
ＭＯＳトランジスタ３１，３２およびＰチャネル型ＭＯ
Ｓトランジスタ３３は全加算器のプロパゲート信号発生
回路を形成し、ノード３６にはプロパゲート信号が出力
される。
【００１３】つぎにこの発明の動作について説明する。
まず、メモリセル１３−１〜１３−ｎ（ＭＣＡ）および
２３−１〜２３−ｎ（ＭＣＢ）に対するデータの書き込
みを行う。書き込み回路ＷＡｋ，ＷＢｋに対して、デー
タＤＡｋ，ＤＢｋ が各々入力され、書き込みイネーブ
ル信号ＷＥが活性状態のとき、トライステートドライバ
１６，１７および２６，２７が各々対応するバービット
線１１，ビット線１２およびビット線２１，バービット
線２２を駆動する。このとき、メモリＡデコーダ４およ
びメモリＢデコーダ５により選択された行のワード線が
活性化されるが、そのワード線に連結されたメモリセル
１３−１〜１３−ｎ（ＭＣＡ）および２３−１〜２３−
ｎ（ＭＣＢ）にデータが書き込まれる。
２３−１〜２３−ｎ（ＭＣＢ）に対するデータの書き込
みを行う。書き込み回路ＷＡｋ，ＷＢｋに対して、デー
タＤＡｋ，ＤＢｋ が各々入力され、書き込みイネーブ
ル信号ＷＥが活性状態のとき、トライステートドライバ
１６，１７および２６，２７が各々対応するバービット
線１１，ビット線１２およびビット線２１，バービット
線２２を駆動する。このとき、メモリＡデコーダ４およ
びメモリＢデコーダ５により選択された行のワード線が
活性化されるが、そのワード線に連結されたメモリセル
１３−１〜１３−ｎ（ＭＣＡ）および２３−１〜２３−
ｎ（ＭＣＢ）にデータが書き込まれる。
【００１４】つぎに、読み出しおよび加算の動作につい
て説明する。まず、バービット線１１，ビット線１２，
ビット線２１，バービット線２２およびノード３６はプ
リチャージ１５，Ｐチャネル型ＭＯＳトランジスタ３３
により「Ｈ」にプリチャージされる。また、Ｎチャネル
型ＭＯＳトランジスタ３１，３２はオフ状態となる。そ
して、メモリＡデコーダ４およびメモリＢデコーダ５に
より、選択された行のワード線が活性化され、メモリセ
ル列Ａｋにおいてはいずれかのメモリセル１３のデータ
が、メモリセル列Ｂｋにおいてはいずれかのメモリセル
２３のデータが各々の対応するバービット線１１，ビッ
ト線１２およびビット線２１，バービット線２２に読み
出される。例えば、メモリセル１３に「１」にストアさ
れ、メモリセル２３に「０」がストアされていたとする
と、バービット線１１，ビット線２１は「Ｌ」レベルに
移行する。そして、ビット線１２，バービット線２２は
プリチャージされた「Ｈ」レベルを維持する。これによ
り、Ｎチャネル型ＭＯＳトランジスタ３１および３２は
オフ状態のままであり、したがって、ノード３６はプリ
チャージレベル「Ｈ」を維持する。したがって、この場
合、プロパゲート信号は「１」となる。また、メモリセ
ル１３に「１」がストアされ、メモリセル２３に「１」
がストアされていたとすると、バービット線１１および
２２は「Ｌ」レベルに移行し、ビット線１２，２１はプ
リチャージされた「Ｈ」レベルを維持する。
て説明する。まず、バービット線１１，ビット線１２，
ビット線２１，バービット線２２およびノード３６はプ
リチャージ１５，Ｐチャネル型ＭＯＳトランジスタ３３
により「Ｈ」にプリチャージされる。また、Ｎチャネル
型ＭＯＳトランジスタ３１，３２はオフ状態となる。そ
して、メモリＡデコーダ４およびメモリＢデコーダ５に
より、選択された行のワード線が活性化され、メモリセ
ル列Ａｋにおいてはいずれかのメモリセル１３のデータ
が、メモリセル列Ｂｋにおいてはいずれかのメモリセル
２３のデータが各々の対応するバービット線１１，ビッ
ト線１２およびビット線２１，バービット線２２に読み
出される。例えば、メモリセル１３に「１」にストアさ
れ、メモリセル２３に「０」がストアされていたとする
と、バービット線１１，ビット線２１は「Ｌ」レベルに
移行する。そして、ビット線１２，バービット線２２は
プリチャージされた「Ｈ」レベルを維持する。これによ
り、Ｎチャネル型ＭＯＳトランジスタ３１および３２は
オフ状態のままであり、したがって、ノード３６はプリ
チャージレベル「Ｈ」を維持する。したがって、この場
合、プロパゲート信号は「１」となる。また、メモリセ
ル１３に「１」がストアされ、メモリセル２３に「１」
がストアされていたとすると、バービット線１１および
２２は「Ｌ」レベルに移行し、ビット線１２，２１はプ
リチャージされた「Ｈ」レベルを維持する。
【００１５】これにより、Ｎチャネル型ＭＯＳトランジ
スタ３１はオン状態となり、また、Ｎチャネル型ＭＯＳ
トランジスタ３２はオフ状態のままなので、ノード３６
は「Ｌ」レベルに放電され、プロパゲート信号は「０」
となる。
スタ３１はオン状態となり、また、Ｎチャネル型ＭＯＳ
トランジスタ３２はオフ状態のままなので、ノード３６
は「Ｌ」レベルに放電され、プロパゲート信号は「０」
となる。
【００１６】以上のような動作により、隣接するメモリ
セル列をダイレクトに結合してプロパゲート信号を生成
することができる。ここで、従来の構成のプロパゲート
発生回路と異なるのはＰチャネル型ＭＯＳトランジスタ
３３の存在である。これはこの発明のようにメモリアレ
イのビット線を入力とする加算回路において重要となる
。つまり、書き込み／読み出し動作の開始される前のプ
リチャージ状態において、Ｎチャネル型ＭＯＳトランジ
スタ３１，３２をともにオフ状態とすることにより、プ
ロパゲート信号生成の動作を安定にかつ高速に実行でき
ることになる。そして、プロパゲート信号を用いたキャ
リー生成とサム生成は各々セレクター３５とＥＸ−ＯＲ
ゲート３４により実行されるが、これについては通常の
マンチェスター型全加算器の原理であるので、一般によ
く知られており、ここでは言及しない。以上のようにし
て、メモリ列Ａおよびメモリ列Ｂから読み出された２つ
のデータの加算が完了する。
セル列をダイレクトに結合してプロパゲート信号を生成
することができる。ここで、従来の構成のプロパゲート
発生回路と異なるのはＰチャネル型ＭＯＳトランジスタ
３３の存在である。これはこの発明のようにメモリアレ
イのビット線を入力とする加算回路において重要となる
。つまり、書き込み／読み出し動作の開始される前のプ
リチャージ状態において、Ｎチャネル型ＭＯＳトランジ
スタ３１，３２をともにオフ状態とすることにより、プ
ロパゲート信号生成の動作を安定にかつ高速に実行でき
ることになる。そして、プロパゲート信号を用いたキャ
リー生成とサム生成は各々セレクター３５とＥＸ−ＯＲ
ゲート３４により実行されるが、これについては通常の
マンチェスター型全加算器の原理であるので、一般によ
く知られており、ここでは言及しない。以上のようにし
て、メモリ列Ａおよびメモリ列Ｂから読み出された２つ
のデータの加算が完了する。
【００１７】なお、上記実施例では、全加算器のサム，
キャリー生成回路にＥＸ−ＯＲゲート回路３４，セレク
ター３５を用いたが、同じ機能を有するものならどのよ
うな構成でもよい。また、メモリセルはスタティック型
であればフル（ＦＵＬＬ）ＣＭＯＳタイプでも、抵抗負
荷型のものでもどちらでもよいし、また、ダイナミック
型でもよい。また、通常のデータ読み出し回路を付加し
て、スイッチにより加算モードと通常モードを使いわけ
してもよい。さらに、上記実施例では、ＲＡＭについて
も説明したが、差動型の構成をとるならＲＯＭでもよい
。また、マルチポートＲＡＭでもよい。また、プリチャ
ージトランジスタとしてＰＭＯＳを用いたが、ＮＭＯＳ
を用いてもよい、その場合、ＮＭＯＳのゲート電極の入
力はＰＣ信号となる。
キャリー生成回路にＥＸ−ＯＲゲート回路３４，セレク
ター３５を用いたが、同じ機能を有するものならどのよ
うな構成でもよい。また、メモリセルはスタティック型
であればフル（ＦＵＬＬ）ＣＭＯＳタイプでも、抵抗負
荷型のものでもどちらでもよいし、また、ダイナミック
型でもよい。また、通常のデータ読み出し回路を付加し
て、スイッチにより加算モードと通常モードを使いわけ
してもよい。さらに、上記実施例では、ＲＡＭについて
も説明したが、差動型の構成をとるならＲＯＭでもよい
。また、マルチポートＲＡＭでもよい。また、プリチャ
ージトランジスタとしてＰＭＯＳを用いたが、ＮＭＯＳ
を用いてもよい、その場合、ＮＭＯＳのゲート電極の入
力はＰＣ信号となる。
【００１８】また、上記実施例では、メモリ２個による
演算について説明したが、この発明はこれに限定される
ものではなく、メモリｎ個（ｎ≧２）の場合については
同様に、対応するビット毎にインターリーブして配置す
ることも可能である。その場合には、加算器を複数配置
するなどすればよい。また、演算回路は加算回路に限ら
ず、減算回路でもよいし、算術演算回路（ＡＬＵ）とし
て全ての機能を有していてもよい。さらに、この実施例
では、最下位桁（ビット）〔ＬＳＢ〕のメモリセル列を
デコーダ回路に最近接し、最上位桁（ビット）〔ＭＳＢ
〕のメモリセル列を最遠に配置したので、加算演算のよ
うにキャリー伝搬がＬＳＢからＭＳＢへ向かう場合など
には、ワード線遅延がキャリー伝搬遅延により相殺され
、高速回路が実現されるが、大小比較演算のようにキャ
リー伝搬がＭＳＢからＬＳＢへ向かう場合には、デコー
ダ回路をＭＳＢのメモリセル列に近接させてもよい。
演算について説明したが、この発明はこれに限定される
ものではなく、メモリｎ個（ｎ≧２）の場合については
同様に、対応するビット毎にインターリーブして配置す
ることも可能である。その場合には、加算器を複数配置
するなどすればよい。また、演算回路は加算回路に限ら
ず、減算回路でもよいし、算術演算回路（ＡＬＵ）とし
て全ての機能を有していてもよい。さらに、この実施例
では、最下位桁（ビット）〔ＬＳＢ〕のメモリセル列を
デコーダ回路に最近接し、最上位桁（ビット）〔ＭＳＢ
〕のメモリセル列を最遠に配置したので、加算演算のよ
うにキャリー伝搬がＬＳＢからＭＳＢへ向かう場合など
には、ワード線遅延がキャリー伝搬遅延により相殺され
、高速回路が実現されるが、大小比較演算のようにキャ
リー伝搬がＭＳＢからＬＳＢへ向かう場合には、デコー
ダ回路をＭＳＢのメモリセル列に近接させてもよい。
【００１９】
【発明の効果】以上説明したように本発明の半導体集積
回路は、メモリＡおよびメモリＢを対応するビット毎に
交互にインターリーブして配置し、対応するビットの２
列に対して全加算器を直接結合するように構成したので
、メモリの読み出し回路と全加算器のプロパゲート信号
発生回路をマージでき、かつ不要なバス配線を除去でき
るので、高速に演算を実行できるとともに、低面積化を
達成することができる効果がある。また、プリチャージ
トランジスタ３３の挿入により、動作を安定に、かつ高
速に実行できるという効果を有する。
回路は、メモリＡおよびメモリＢを対応するビット毎に
交互にインターリーブして配置し、対応するビットの２
列に対して全加算器を直接結合するように構成したので
、メモリの読み出し回路と全加算器のプロパゲート信号
発生回路をマージでき、かつ不要なバス配線を除去でき
るので、高速に演算を実行できるとともに、低面積化を
達成することができる効果がある。また、プリチャージ
トランジスタ３３の挿入により、動作を安定に、かつ高
速に実行できるという効果を有する。
【図１】この発明による半導体集積回路の一実施例を示
した構成図である。
した構成図である。
【図２】図１のより詳細な説明図である。
【図３】この発明を使用しない従来の半導体集積回路の
一例を示した構成図である。
一例を示した構成図である。
１ メモリセル列（Ａｋ，Ｂｋ）
２ 書き込み回路（ＷＡｋ，ＷＢｋ）３ 全加算器
（Ｆｋ） ４ メモリＡデコーダ ５ メモリＢデコーダ
（Ｆｋ） ４ メモリＡデコーダ ５ メモリＢデコーダ
Claims (1)
- 【請求項１】 ｍビット×ｎビット（ｍ，ｎ：任意の
自然数）構成の複数のメモリと、この複数のメモリの出
力データ間の演算を実行する演算回路とを備え、前記複
数のメモリを１個のメモリセルアレイで構成し、かつ対
応するビットのメモリセル列を交互にインターリーブし
て配置し、各メモリセル列のビット線を前記演算回路に
直結させたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4958291A JP2773443B2 (ja) | 1991-03-14 | 1991-03-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4958291A JP2773443B2 (ja) | 1991-03-14 | 1991-03-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04298884A true JPH04298884A (ja) | 1992-10-22 |
| JP2773443B2 JP2773443B2 (ja) | 1998-07-09 |
Family
ID=12835217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4958291A Expired - Lifetime JP2773443B2 (ja) | 1991-03-14 | 1991-03-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2773443B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999004398A1 (fr) * | 1997-07-18 | 1999-01-28 | Rohm Co., Ltd. | Memoire a capacite de traitement |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04182984A (ja) * | 1990-11-16 | 1992-06-30 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1991
- 1991-03-14 JP JP4958291A patent/JP2773443B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04182984A (ja) * | 1990-11-16 | 1992-06-30 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999004398A1 (fr) * | 1997-07-18 | 1999-01-28 | Rohm Co., Ltd. | Memoire a capacite de traitement |
| US6055176A (en) * | 1997-07-18 | 2000-04-25 | Rohm Co., Ltd. | Memory device with processing function |
| EP0928005A4 (en) * | 1997-07-18 | 2000-08-16 | Rohm Co Ltd | MEMORY WITH PROCESSING FUNCTION |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2773443B2 (ja) | 1998-07-09 |
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