JPH04299436A

JPH04299436A - メモリ回路および機能ユニットのグループを備えた処理装置

Info

Publication number: JPH04299436A
Application number: JP3323632A
Authority: JP
Inventors: Gerrit A Slavenburg; ヘリット　アリ　スラヴェンブルフ; Jean-Michel J Labrousse; ジャン　ミッシェル　ジュニアン　ラブルーズ
Original assignee: Philips Gloeilampenfabrieken NV; Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1990-10-05
Filing date: 1991-10-04
Publication date: 1992-10-22
Anticipated expiration: 2020-08-24
Also published as: DE69130723D1; EP0479390A2; KR920008595A; EP0479390B1; JP3687982B2; DE69130723T2; EP0479390A3; KR100242619B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリ回路と機能ユニ
ット群とを有し、これらが、連続する装置動作サイクル
に対応する単一のプログラム命令列の制御の下に並列に
動作するように配置された処理装置に関するものである
。このような処理装置は、当該技術分野ではベリー・ロ
ング命令語（ＶＬＩＷ）プロセッサとして知られている
。

【０００２】

【従来の技術および発明が解決しようとする課題】ＴＲ
ＡＣＥプロセッサとして知られている理想的なＶＬＩＷ
プロセッサおよび実用的なＶＬＩＷプロセッサは、Ｒ．
Ｐ．Ｃｏｌｗｅｌｌ等によって、１９８７年１０月５日
から８日までのカリフォルニア州パロ・アルトにおける
プログラミング言語およびオペレーティング・システム
用のアーキテクチュラル・サポートに関する第２回国際
会議（ＡＳＰＬＯＳ　　ＩＩ）において１８０頁から１
９２頁に発表された「トレース・スケジューリング・コ
ンパイラ用のＶＬＩＷアーキテクチャ」という表題の論
文において記載されている。ＶＬＩＷプロセッサにおい
ては、各プログラム命令はバイナリー語であり、それぞ
れの機能ユニットを制御する一組のフィールドから構成
されており、代表的なものでは１００ビット以上から構
成されている。この分野においてスケジューラとして知
られている特別なコンパイラは、所望の動作シーケンス
において微細なパラレリズムを実行して、各サイクルに
おいて可能な限り多くの機能ユニットを利用して、この
ような非常に長いプログラム命令をコンパイルする。

【０００３】ＶＬＩＷマシーンにおけるメモリ回路は、
レジスタ・ファイルと呼ばれる場合が多いが、機能ユニ
ットが生成した中間結果をバッファするために機能する
と共に、これらの結果を次の処理のために、同一あるい
は別の機能ユニットに供給する。理想的なＶＬＩＷプロ
セッサにおいては、このメモリ回路は完全にマルチポー
ト化されたランダム・アクセス・メモリであり、全ての
機能ユニットの出力は共通のメモリ・セル群の書き込み
ポートに結合され、全ての機能ユニットの入力は共通の
メモリ・セル群の読み出しポートに結合されている。

【０００４】しかしながら、Ｃｏｌｗｅｌｌ等によって
指摘されているように、理想的なＶＬＩＷプロセッサに
おいては、機能ユニット数が妥当な個数であったとして
も、レジスタ・ファイルに対する不可能な程多くのレジ
スタ・ファイルが必要である。このような規制のために
、ＴＲＡＣＥプロセッサは、真の意味でのマルチポート
・レジスタ・ファイルを、機能ユニットの対の間におい
てしか使用していない。このため、理想的なＶＬＩＷプ
ロセッサの性能の幾分かは不可避的に失われ、しかも、
レジスタ・ファイルはそれら自身の間での連絡のための
ポートを含む多数のポートを依然として必要としている
。

【０００５】ＶＬＩＷプロセッサにとってはモノリシッ
ク・インテグレーションを採用することが特に望ましく
、この場合、その内部のバンド幅は従来のプロセッサに
比較して非常に高い。モノリシックＶＬＩＷプロセッサ
は、Ｓ．Ｂｏｒｋｅｒ等により、１９８８年１１月１４
−１８日にフロリダ州のＫｉｓｓｉｍｍｅｅにおけるコ
ンフェレンス・スーパーコンピューティング’８８にお
いて発表された「ｉＷａｒｐ：Ａｎ　　ｉｎｔｅｇｒａ
ｔｅｄ　　Ｓｏｌｕｔｉｏｎ　　ｔｏ　　Ｈｉｇｈ−Ｓ
ｐｅｅｄ　　Ｐｒａｌｌｅｌ　　Ｃｏｍｐｕｔｉｎｇ」
という表題の論文において述べられている。このｉＷａ
ｒｐコンポーネントは、真のマルチポート化されたレジ
スタ・ファイルに結合された５個の機能ユニットを含ん
でいる。それにもかかわらず、真のマルチポート化され
たメモリのサイズおよび複雑さが、１０個、１２個ある
いはそれ以上の機能ユニットが望まれる大規模ＶＬＩＷ
プロセッサの構築および集積化の主要な障害となってい
る。

【０００６】別の形態のＶＬＩＷプロセッサについては
、Ｂ．Ｒ．Ｒａｕ等によって、米国特許第４，２５１，
８７４号および同第４，５５３，２０３号、並びに、１
９８１年１０月のＶＬＳＩシステム・アンド・コンピュ
ーテーションに関するＣＭＵ会議において発表された「
並列プロセッサ用の静的にスケジュールされたＶＬＳＩ
インターコネクト」において述べられている。これらに
述べられた装置においては、マルチプル・レジスタが、
全ての機能ユニットの入力を全ての機能ユニットの出力
に結合しているクロスバー回路における全ての交差点に
位置している。どれほど多くの機能ユニットを備えてい
る場合においても、このような多数の独立したレジスタ
・ファイルを配置し、これらを制御することは実際上不
可能である。

【０００７】ビデオ信号プロセッサについては、本件出
願の元の出願に当たる出願中の米国特許出願第２９０，
９７９号の明細書において述べられており、このプロセ
ッサにおいては、（同出願明細書においては「ｓｉｌｏ
」と呼ばれている）セパレート形のメモリ・ユニットが
（同出願明細書においては「プロセッサ・エレメント」
と呼ばれている）各機能ユニットの各入力に配置されて
いる。ｓｉｌｏの入力は、プログラム制御の下で、クロ
スバー・スイッチング回路によって、プロセッサ・エレ
メントの結果出力側に結合されている。同様な処理装置
用の構成は、本件出願の発明者によって、１９８８年１
０月３日−５日のＩＥＥＥ国際会議における「ＣＲＥＡ
ＴＥ−ＬＩＦＥ：高性能ＶＬＳＩ回路用デザイン・シス
テム」に述べられている。

【０００８】動作を説明すると、このような処理装置の
プログラム命令は、次のサイクルにおいて結果を必要と
しているメモリ・ユニットに対してのみ結果が書き込ま
れるように、構成されている。別の結果を別のメモリ・
ユニットに書き込むことも同時に発生させることが可能
であり、この結果、実質的にマルチポート・メモリの全
性能を発揮させることができる。しかし、回路領域内に
このように大きな容量を記憶するので、１０個あるいは
１５個の機能ユニットを備えた３２ビットＶＬＩＷプロ
セッサを現存の技術を用いて単一のチップ上に集積化さ
せることになってしまう。

【０００９】この形式のプロセッサは理想的なＶＬＩＷ
プロセッサに比べて欠点があり、それは、「破壊」（ｃ
ｏｌｌｏｓｉｏｎｓ）に起因するものである。この破壊
においては、同一のメモリ・ユニット（ｓｉｌｏ）に対
して同一の動作サイクルにおいて２つの結果の書き込み
が要求される。この欠点は、少数個の機能ユニットのみ
を備えた装置においては極めて些細なものであるが、機
能ユニットの個数が増加した場合には、そのようなユニ
ットの性能上、この破壊は極めて大きな問題となる。非
常に多くの破壊が発生すると、特に、一つの破壊を解決
するための再スケジューリングによって別の一つあるい
はそれ以上の破壊を招いてしまうので、処理装置のスケ
ジューリング動作のタスクの困難度が増してしまう。

【００１０】

【課題を解決するための手段】本発明の課題は上述の処
理装置における破壊の問題を解消することにある。本願
の第１の発明により提供されるＶＬＩＷ形の処理装置に
おいては、そのメモリ回路が、複数のセパレート形メモ
リ・ユニットと、スイッチング回路と、遅延エレメント
を備えている。

【００１１】上記の各メモリ・ユニットは、少なくとも
１個の書き込みポートとメモリ回路の各出力を形成する
読み出しポートとを備えている。上記のスイッチング回
路は、機能ユニットとセパレート形のメモリ・ユニット
の書き込みポートの間に結合されている。このスイッチ
ング回路は、一連のプログラム命令によって制御されて
、各機能ユニットからの結果を、各動作サイクルにおい
てこの一連のプログラム命令によって選択された一つあ
るいそれ以上のメモリ・ユニットの書き込みポートに対
して転送できるようになっている。上記の遅延エレメン
トは、スイッチング回路に結合された出力を備えており
、機能ユニットの一つによって或る動作サイクルにおい
て生成された結果を、メモリ回路内において遅延させて
、次の動作サイクルにおいてメモリ回路内の或るメモリ
・ユニットに書き込みできるようになっている。

【００１２】メモリ回路内の遅延エレメントを使用する
ことにより、各種の機能ユニット用の動作を再スケジュ
ーリングすることなく、破壊を回避することができる。破壊している結果の一つが他方のものよりも先に関連す
る機能ユニットにより要求される場合が通常であるので
、全体としては理想的なＶＬＩＷ性能が保持される。このように遅延を行う結果として新たな破壊が発生した
場合には、この破壊もまた、性能を損失させることなく
遅延エレメントによって解消できる。

【００１３】この遅延エレメントをシングル・ロケーシ
ョン・メモリ・ユニットで構成して、例えば、１動作サ
イクルの固定期間だけ遅延させるようにしてもよい。ス
イッチング回路をプログラム命令によって制御して、遅
延エレメントの入力をこの遅延エレメントの出力に結合
して、得られた結果を１動作サイクルだけ遅延させるこ
とができる。

【００１４】単一の遅延エレメントによって１サイクル
（１命令）当たり、２値の破壊（ｔｗｏ−ｖａｌｕｅｄ
　　ｃｏｌｌｉｓｉｏｎ）のみを回避することができる
。したがって、多数の遅延エレメントを配置して、単一の
動作サイクルにおいて生成される複数の結果を同時に遅
延させることができる。予想される破壊に応じた費用効
率となるように遅延エレメントを選択することができる
。さらに、スイッチング回路を、各遅延エレメントをメ
モリ・ユニットのサブセットに対してのみ結合可能にし
て、遅延エレメント（群）に対する相互結合の為に必要
とされる回路面積を減少させるようにすることもできる
。

【００１５】異なった形式の遅延エレメントも使用する
ことができる。例えば、遅延エレメントとして、複数の
結果を同時的に遅延させることの可能な複数のアドレス
可能位置を有するメモリ・ユニットから構成してもよい
。

【００１６】本願の第２の発明による処理装置において
は、メモリ回路における少なくとも一つのメモリ・ユニ
ットは、スイッチング回路に結合される１個以上の書き
込みポートを備えている。このような装置においては、
「破壊されている」結果が、同一のサイクルにおいて同
一のメモリに対して書き込まれる可能性がある。このよ
うな装置においては、真のマルチポート・メモリの問題
が再び持ち上がるが、それぞれ２つの書き込みポートを
備えた８個のセパレート形メモリ・ユニットが占める面
積は、１６個の書き込みポートを備えた真のマルチ・メ
モリの占める面積よりも小さい。破壊を解決するために
、遅延エレメントの代わりに、あるいはこれに加えて、
更に書き込みポート（群）を配置することもできる。

【００１７】公知のＶＬＩＷプロセッサにおけるように
、本発明による装置においても、同一の機能ユニットを
配置してもよい。これらの機能ユニットとしては、整数
および／または浮動少数点用の算術論理ユニット群、デ
ータ・メモリ・ユニット群、分岐コントロール・ユニッ
ト群および、掛け算、シフティング、コミュニケーショ
ンなどの特別のユニット群などがある。理想的には、各
動作の結果を利用できるまでには１あるいはそれ以上の
サイクル数の「待ち時間」が存在するが、各ユニットを
パイプライン化して、全てのサイクルにおいて新たな動
作を開始できるようにすることである。

【００１８】

【実施例】図１には一般化したブロック図の形態で処理
装置を示してある。この処理装置は、Ｎ個の機能ユニッ
トＦ１、Ｆ２、・・・ＦＮと、イミテーション・マルチ
ポート・メモリ回路１０を有している。各機能ユニット
Ｆｋ（ｋは１からＮまでの数である。）はメモリ回路１
０の各データ出力１２から第１および第２のオペランド
ＦｋＬとＦｋＲを受け取るための入力を有している。各
機能ユニットＦｋは、命令レジスタ（図１には示してい
ない）から各動作選択コード（ｏｐｃｏｄｅ）Ｆｋ．Ｏ
Ｐを受け取るための制御入力１３を有している。各機能
ユニットＦｋの出力は、メモリ回路１０の各データ入力
１４に対して、結果Ｆｋ．Ｏを供給する。

【００１９】イミテーション・マルチポート・メモリ１
０内には、メモリ回路１０の各データ出力１２に対して
セパレート形書き込み／読み出しメモリ・ユニット（Ｒ
ＡＭ）１５が配置されている（本例では２つ機能ユニッ
ト当たり２つ配置されている）。このようなメモリ・ユ
ニット１５のそれぞれは、各アーギュメントＦｋ．ｘ（
ここにｘはＬあるいはＲである。）をデータ出力１２を
介して対応する機能ユニットに対して供給するための単
一ポートを有している。読み出しアドレス入力は、各読
み出しポートに付設されており、命令レジスタから読み
出しアドレスＦｋ．ｘ．ＲＡを受け取る。

【００２０】メモリ回路１０の各データ入力１４は、メ
モリ回路１０のクロスバー・スイッチング回路１８内に
おいてバス・ライン１６を形成している。このクロスバ
ー・スイッチング回路１８は更に、多数のマルチプレク
サ２０を有している。各マルチプレクサは、各メモリ・
ユニットの書き込みポートに結合された出力を有してい
る。各マルチプレクサ２０によって、バス・ライン１６
（機能ユニットの出力）のいずれも、命令レジスタから
受け取る選択信号Ｆｋ．ｘ．ＳＥの制御の下で、対応す
るメモリ・ユニット１５の書き込みポートに結合するこ
とができる。また、命令レジスタは、それぞれの書き込
みアドレスＦｋ．ｘ．ＷＡを各メモリ・ユニット１５の
書き込みアドレス入力に供給すると共に、対応する書き
込みイネーブル信号Ｆｋ．ｘ．ＷＥを供給する。

【００２１】遅延エレメントはスペシャル・レジスタ２
１という形態でメモリ回路１０内に配置されている。ス
ペシャル・レジスタ２１のデータ入力は、命令レジスタ
（不図示）から受け取る選択信号ＳＰ．ＳＥの制御の下
に、スイッチング回路１８内の別のマルチプレクサ２２
を介していずれのバス・ライン１６に対しても結合する
ことができる。信号ＳＰ．Ｏを運ぶスペシャル・レジス
タ２１の出力は、クロスバー・スイッチング回路１８内
に別のバス・ライン２４を形成している。このバス・ラ
イン２４は、いずれのマルチプレクサ２０によっても、
各メモリ・ユニット１５に結合でき、そこに信号ＳＰ．
Ｏを供給するすることができる。また、このバス・ライ
ン２４を選択して、選択信号ＳＰ．ＳＥによって、スペ
シャル・レジスタの入力に結合させることができる。

【００２２】図１に示す装置は、ベリー・ロング命令語
（ＶＬＩＷ）プロセッサの部分を構成している。このプ
ロセッサにおいては、一連のベリー・ロング命令語から
構成されるプログラムの制御の下に、全ての機能ユニッ
トが同期して、並列に動作する。機能ユニット群および
制御回路内におけるパイプライン処理のために、各機能
ユニットＦｋは各動作サイクルにおいて初期動作を開始
して、マルチポート・メモリ回路１０からそのオペラン
ドを引出して、得られた結果を同一のサイクルあるいは
次のサイクルにおいてメモリ回路１０内に戻すことが可
能である。

【００２３】１動作サイクル当たりの一つの命令語はプ
ログラム・メモリ内に格納されているデータから発生す
る。命令語の異なったフィールドは、数百ビット長であ
るが、図１において、．ＳＥ、．ＷＡ、．ＷＥ、．ＲＡ
および．ＯＰが付された各種のアドレスおよび選択信号
を形成し、これらがメモリ回路１０を制御して、機能ユ
ニットにより実行される機能を選択する。適切なプログ
ラミング（好ましくは、以下に述べるようにスケジュー
リング・コンパイラによって自動化することにより）に
よって、アルゴリズム内においてきめの細かいパラレリ
ズムを実行して、可能な限り多くの機能ユニットが各サ
イクルにおいて有用な動作を開始するようにすることが
できる。

【００２４】理想的なＶＬＩＷプロセッサにおいては、
真のマルチポート・メモリによって、いずれかの機能ユ
ニット出力からの結果Ｆｋ．Ｏを自由にメモリ回路内に
記憶して、別のいずれかの機能ユニットＦｋにより後に
アーギュメントとして使用するために読み出すことがで
きる、ということが達成される。イミテーション・マル
チポート・メモリ回路１０によって、ほぼ同一の機能が
、将来において結果をオペランドとして使用することを
要求する機能ユニットに結合されたメモリ・ユニット内
にのみ結果を記憶することによって実現できる。このよ
うな将来の要求は、インターミーディエット・コード・
グラグメント自体から分かる。

【００２５】遅延エレメント（ＳＰ）を無視すると、こ
のイミテーション・マルチポート・メモリ１０は、異な
った機能ユニットにより生成された同一サイクル内にお
ける二つの結果Ｆｋ．ＯおよびＦｋ’．Ｏの双方を同一
のメモリ・ユニット（ＲＡＭ）１５に書き込むことがで
きないという制限を有している。スケジューリング・コ
ンパイラによって同一のサイクル内において生成された
二つの結果が後のサイクルにおいて同一のメモリ・ユニ
ット１５からの読み出しのために必要とされることが発
見される場合には、「２値破壊」（ｔｗｏ−ｖａｌｕｅ
　　ｃｏｌｌｉｓｉｏｎ）が発生する。勿論、一つのサ
イクルにおいて３つあるいはそれ以上の結果が生成され
、それらが同一の機能ユニット入力によって要求される
場合には、より多くの破壊が起こる可能性があるが、こ
のようなことは、一般的には２つ値の破壊に比べて発生
頻度が極めて低い。多くの破壊は、例えば、対称な動作
の左側と右側のオペランドを交換するなどの最小の中断
によって解決できる。しかしながら、一般的に、より実
質的な或る程度の再スケジューリングを行う必要がある
。破壊の問題と、遅延エレメントを利用したその解決方法
を次に述べる。さらなる説明を、図２ないし図４に示す
プロセッサを参照して行う。

【００２６】スペシャル・レジスタ２１（ＳＰ）の形態
を取っている遅延エレメントによって、イミテーション
・マルチポート・メモリ１０は、或るサイクルにおいて
２値破壊が発生した場合においても真のマルチポート・
メモリの性能を実現することができる。同一のサイクル
ｉにおいて機能ユニットＦ１とＦ２によって結果Ｆ１．
Ｏ（ｉ）とＦ２．Ｏ（ｉ）が生成され、これらが後のサ
イクルにおいて、機能ユニットＦ１用の第１のオペラン
ドＦ１．Ｌを形成するために必要とされる場合を想定す
る。本例では各メモリ・ユニットの読み取りポートはた
だ一つであるので、これらの結果の一方、例えばＦ１．
Ｏ（ｉ）は、常に他方、すなわちＦ２．Ｏ（ｉ）よりも
前の時点で必要とされる。スケジューラは直ちに、サイ
クル（ｉ）の命令語内におけるフィールドＦ１．Ｌ．Ｓ
Ｅ（ｉ）、Ｆ１．Ｌ．ＷＡ（ｉ）およびＦ１．Ｌ．ＷＥ
（ｉ）を用いて、オペランドＦ１．Ｌ用に、メモリ・ユ
ニット１５内の望ましい位置にＦ１．Ｏ（ｉ）を差し向
けることができる。これよりも緊急ではない結果Ｆ２．
Ｏ（ｉ）は同一の命令語において、フィールドＳＰ．Ｓ
Ｅ（ｉ）を用いてスペシャル・レジスタ２１に差し向け
ることができる。レジスタ２１が１サイクル固定長の遅
延を行う場合には、遅延された結果Ｆ２．Ｏ（ｉ）が次
のサイクルにおいてＳＰ．Ｏ（ｉ＋１）として現れる。次に、（サイクルｉ＋１における）次の命令におけるＦ
１．Ｌ．ＳＥ（ｉ＋１）、Ｆ１．Ｌ．ＷＡ（ｉ＋１）お
よびＦ１．Ｌ．ＷＥ（ｉ＋１）を使用して、遅延させた
結果Ｆ２．Ｏ（ｉ）を必要とされる場合にはオペランド
Ｆ１．Ｌ用にメモリ・ユニット内に差し向けることが可
能である。

【００２７】このような処理は、スケジュールにおける
動作位置に影響を与えることなく行うことができる。得
られた結果を遅延するということは、例えば、第３の結
果、例えばサイクルｉ＋１で生成されたＦ１．Ｏ（ｉ＋
１）を同一のメモリ・ユニットに書き込む必要が有る場
合には、別の破壊を引き起こすおそれがある。このよう
な破壊は性能を損失させることなく解決することができ
る。この理由は、得られた結果Ｆ２．（ｉ）とＦ１．Ｏ
（ｉ＋１）の一方は常に他方よりも早く要求されるから
である。いずれの結果をより緊急に必要としているのか
に応じて、次のようないずれかの処理が行われる。（ａ）遅延した結果Ｆ２．Ｏ（ｉ）＝ＳＰ．Ｏ（ｉ＋１
）を次のサイクルの遅延を行うためにレジスタ２１に戻
し、Ｆ１．Ｏ（ｉ＋１）をメモリ・ユニットの書き込む
。（ｂ）Ｆ１．Ｏ（ｉ＋１）をスペシャル・レジスタ２
１に供給して、これをＳＰ．Ｏ（ｉ＋２）とし、遅延さ
せた結果Ｆ２．Ｏ（ｉ）＝ＳＰ．Ｏ（ｉ＋１）をメモリ
・ユニットに書き込む。

【００２８】遅延エレメントとしての単一のレジタタ２
１を使用することにより、単一の２値破壊のみを一度に
解消することが可能である。このレジスタ２１と同様な
別のレジスタを加えることにより、３値破壊、および／
または多重の２値破壊を解消することができる。各レジ
スタおよびそれに付随するマルチプレクサ２２が必要と
する回路面積の増加は極く僅かである。

【００２９】機能ユニットの構成および個数、それらの
オペランドの個数および長さ、対応するメモリ・ユニッ
トにおける位置の数を自由に選択して、装置が応用され
る対象物に合わせることができる。次に、比較的小規模
のＶＬＩＷ装置を、一例として図２乃至図６を参照して
説明する。

【００３０】図２において、イミテーション・マルチポ
ート・メモリ回路３０は、５つの機能ユニットに結合さ
れている。この機能ユニットには、コンスタント・ユニ
ットＣＯ、算術論理ユニットＡＬ、レジスタ・ユニット
ＲＧ、データ・メモリ・ユニットＤＭおよび分岐ユニッ
トＢＲが含まれている。メモリ回路３０内には、概略的
にメモリ・ユニット２６、マルチプレクサ２７および、
マルチプレクサ２９が付設されたスペシャル・レジスタ
ＳＰが示されている。

【００３１】グローバル・コントローラ４１が配置され
ており、これは、シーケンサＳＥＱと命令発生パイプラ
インＩＩＰを有している。シーケンサＳＥＱは各サイク
ルにおいてプログラム・カウンタ・ワードＰＣを発生さ
せる。このワードは命令発生パイプラインＩＩＰに供給
される。この命令発生パイプランＩＩＰはオフ・チップ
とすることができ、実行されるプログラムを形成してい
るベリー・ロング命令語がエンコードされたプログラム
・メモリを有している。或る回数のサイクル遅延の後に
、命令発生パイプラインＩＩＰは、オン・チップの命令
レジスタ４６に対して、アドレスＰＣにおけるプログラ
ム・メモリ内に記憶されているベリー・ロング命令語Ｉ
Ｗを供給する。

【００３２】レジスタ４６内の命令語ＩＷは、デステイ
ネーション・コントロール・フィールドＤＥＣと、個々
の機能ユニットＣＯ，ＡＬ，ＲＧ，ＤＭ，ＢＲをそれぞ
れ制御するための多数のフィールドＣＯＣ，ＡＬＣ，Ｒ
ＧＣ，ＤＭＣ，ＢＲＣとを有している。命令語ＩＷのビ
ットの総数は１６２であるが、本例のプロセッサは極め
てシンプルなものである。図３には更に詳細に命令語Ｉ
Ｗのフィールドを示してある。ここには、各フィールド
のビット数がそのフィールドの下側に記載されている。

【００３３】コンスタント・ユニットＣＯはオペランド
入力は持たず、１個の３２ビットの結果出力（ＣＯ．Ｏ
）がメモリ回路３０の入力に結合されている。コンスタ
ント・ユニットＣＯは実際には、命令語ＩＷ（図３）内
の３２ビットフィールドＣＯＣとコンスタント・ユニッ
トＣＯの出力との間の直接結合から成り立っている。コンスタント・ユニットＣＯはこれより、命令語内から
の定数値をメモリ・ユニット３０内の他のユニットに供
給することが可能である。

【００３４】算術論理ユニットＡＬは、１ビットのガー
ド値入力（ＡＬ．Ｇ）と、メモリ回路３０内の各メモリ
・ユニットに結合された二つ（左および右の）３２ビッ
トアーギュメント入力（ＡＬ．ＬおよびＡＬ．Ｒ）を有
している。このユニットＡＬはメモリ回路３０に結合さ
れた３２ビットの出力（ＡＬ．Ｏ）を有しており、命令
語ＩＷの１６ビット・フィールドＡＬＣによって制御さ
れる。

【００３５】図４には、算術論理ユニットＡＬに付設さ
れたイミテーション・マルチポート・メモリ回路３０の
部分を詳細に示してある。図１の全体的な例における場
合のように、セパレート形のメモリ・ユニット（ＲＡＭ
群）４８、５０、５２にはそれぞれオペランドＡＬ．Ｇ
、ＡＬ．Ｌ、ＡＬ．Ｒがそれぞれ付設されている。図１
の例と比較すると、図２から図４の装置におけるメモリ
・ユニットには、セパレート書き込みイネーブル信号．
ＷＥは供給されない。この代わりに、そのメモリ・ユニ
ットに対する書き込みが望まれない場合には、少なくと
も一つのノン・イグジステント記憶位置あるいはノン・
ライタブル記憶位置をアドレス可能になっている。したがって、．ＷＥビットの値が、結果が特定のメモリ
・ユニットの位置に割り当てられる場合のスケジューリ
ングの時点で、既に分かっていると仮定した場合には、
これらのビット命令語ＩＷの幅を、．ＷＥビットが存在
しない分だけ減少させることができる。ガード・ビット
ＡＬ．Ｇ用のメモリ・ユニット４８は、ブール値（ビッ
ト）を記憶するための８個の１ビット位置を有している
。これらには、上記した１つのノン・ライタブル位置が
含まれている。メモリ・ユニット用の３ビットの読み出
しアドレスは、命令レジスタ４６によって、命令語ＩＷ
（図３を参照）のコントロール・フィールド内の３ビッ
ト・フィールドＡＬ．Ｇ．ＲＡから供給され、メモリ・
ユニットの１ビットの読み出しポート５４は、アドレス
されたメモリ位置からユニットＡＬに向けてガード・ビ
ットＡＬ．Ｇを供給する。

【００３６】マルチプレクサ５６は、多数の１ビット入
力を有しており、これらは、各種の機能ユニットの結果
出力（ＣＯ．Ｏ、ＡＬ．Ｏなど）に結合されている３２
ビットのバス・ラインの最下位ビット（第１のビット）
に結合されている。マルチプレクサの別に入力は、別の
３２ビットのバス・ライン５８の第１ビットに結合され
ており、このバス・ラインはスペシャル・レジスタＳＰ
からの遅延された結果出力を転送する。このレジスタは
図１において符号２１が付された遅延エレメントと同一
のタイプである。ガード・ビット用の第１のビットを使
用することにより、或るプログラミング規約、例えばＣ
言語などの規約との互換性が可能になる。他の環境にお
いては、最上位ビット（ｍｓｂ）あるいはその他のビッ
トを使用した方が便利である場合もある。

【００３７】マルチプレクサ５６は、メモリ・ユニット
４８の書き込みポートに結合された１ビットの出力６０
を有している。このマルチプレクサ５６は、命令語ＩＷ
のデスティネーション・コントロール・フィールドＤＥ
Ｃにおける３ビットの選択フィールドによって制御され
る。メモリ・ユニット４８の３ビットの書き込みアドレ
スはデスティネーション・コントロール・フィールドＤ
ＥＣにおける隣接した３ビットのフィールドＡＬ．Ｇ．
ＷＡによって供給される。

【００３８】同様にして、３２ビット構成のメモリ・ユ
ニト５０（ＡＬ．Ｌ用）と５２（ＡＬ．Ｒ用）は、それ
ぞれ付設された３２ビットのマルチプレクサ６２、６４
を有している。それぞれは、１６個の位置を有し、その
中には１つのノン・ライタブル位置が含まれている。デ
スティネーション・コントロール・フィールドＤＥＣは
、マルチプレクサ６２、６４を制御するための２つの３
ビット構成の選択フィールドＡＬ．Ｌ．ＳＥおよびＡＬ
．Ｒ．ＳＥと、メモリ・ユニット５０、５２のそれぞれ
に対して４ビットの書き込みポートアドレスを供給する
２つの４ビット構成のフィールドＡＬ．Ｌ．ＷＡおよび
ＡＬ．Ｒ．ＷＡを有している。コントロール・フィール
ドＡＬＣにおける２つの４ビット構成のフィールドＡＬ
．Ｌ．ＲＡおよびＡＬ．Ｒ．ＲＡによって、それぞれ、
メモリ・ユニット５０（ＡＬ．Ｌ用）および５２（ＡＬ
．Ｒ用）の読み出しポート用のアドレスが提供される。

【００３９】算術論理ユニットＡＬのオペコードＡＬ．
ＯＰは、ユニットＡＬ用のコントロール・ビットＡＬＣ
内のＳビット構成のフィールドによって提供される。各
サイクルにおいて、オペコードＡＬ．ＯＰは、どのよう
な動作（加算、減算、比較、ＡＮＤ、ＯＲ等）をアーギ
ュメントＡＬ．Ｌに行って結果ＡＬ．Ｏを生成するのか
を決定する。

【００４０】図２に戻って、レジスタ・ユニットＲＧに
よって、頻繁に使用されるそれぞれ３２ビット構成の１
６個ののプログラム変数のオン・チップ記憶領域が提供
される。このユニットＲＧはガード・ビットＲＧ．Ｇ用
のメモリ回路３０内のメモリ・ユニットと、３２ビット
構成のデータ入力ＲＧ．Ｉを有している。これらのメモ
リ・ユニットは、それぞれ、一つのノン・ライタブル位
置を含む４個だけの位置を有している。データ出力（Ｒ
Ｇ．Ｏ）はメモリ回路３０の入力に結合されており、各
バス・ライン（ＲＧ．Ｏ、図４も参照のこと）を形成し
ている。デスティネーション・コントロール・フィール
ドＤＥＣは、付設されたマルチプレクサを制御するため
の２つの３ビット構成の選択フィールドＲＧ．Ｇ．ＳＥ
およびＲＧ．Ｉ．ＳＥと、各メモリ・ユニット内におけ
る４つの位置の間を選択するための２つの２ビット構成
の書き込みアドレス・フィールドＲＧ．Ｇ．ＷＡおよび
ＲＧ．Ｉ．ＷＡを有している。

【００４１】９ビット構成のレジスタ・コントロール・
フィールドＲＧＣ内には、２つの２ビット構成の読み出
しアドレスＲＧ．Ｇ．ＲＡおよびＲＧ．Ｉ．ＲＡが配置
され、これらにより、それぞれのメモリ・ユニットによ
り読み出される値ＲＧ．ＧおよびＲＧ．Ｉの位置が選択
されるようになっている。５ビット構成のオペコード・
フィールドＲＧ．ＯＰは、レジスタの読み出しおよび書
き込み機能を選択するための１ビットと、ユニットＲＧ
内の１６個のレジスタを選択するための４ビットを有し
ている。したがって、レジスタ・ユニットＲＧ内の変数
の位置はコンパイラによって固定される。

【００４２】データ・メモリ・ユニットＤＭは、少なく
とも概念的には、より多くの変数記憶位置を有しており
、実際上は、当該技術分野において公知の態様でオン・
チップ・キャッシュメモリを介して、読み出し／書き込
みおよび／またはリードオンリメモリに対するインタフ
ェースを構成する。イミテーション・マルチポート・メ
モリ回路３０内においては、セパレート・メモリ・ユニ
ットが、ガート・ビットＤＭ．Ｇ、３２ビットのアドレ
ス語ＤＭ．Ａおよび３２ビットのデータ語ＤＭ．Ｉ用に
配置されている。これらのメモリ・ユニットは、それぞ
れ２５６個の位置を有し、その中には、一つのノン・ラ
イタブル位置が含まれている。データ・メモリ・ユニッ
トＤＭはメモリかろ３０の入力に結合された３２ビット
のデータ出力（ＤＭ．Ｏ）を有し、それぞれのバス・ラ
イン（ＤＭ．Ｏ、図４も参照のこと）を形成している。デスティネーション・コントロール・フィールドＤＥＣ
は、メモリ回路３０内のマルチプレクサを制御するため
の３個の３ビット構成の選択フィールドＤＭ．Ｇ．ＳＥ
、ＤＭ．Ａ．ＳＥおよびＤＭ．Ｉ．ＳＥと、各メモリ・
ユニット内の２５６個の位置を選択するための３個の８
ビット構成の書き込みアドレス・フィールドＤＭ．Ｇ．
ＷＡ、ＤＭ．Ａ．ＷＡおよびＤＭ．Ｉ．ＷＡを有してい
る。

【００４３】２５ビット構成のデータ・メモリ・ユニッ
ト・コントロール・フィールドＤＭＣ内においては、３
個の８ビット構成の読み出しアドレスＤＭ．Ｇ．ＲＡ、
ＤＭ．Ａ．ＲＡおよびＤＭ．Ｉ．ＲＡが配置され、各メ
モリ・ユニットにより読み出される値ＤＭ．Ｇ、ＤＭ．
ＡおよびＤＭ．Ｉを選択するようになっている。１ビッ
ト構成のオペコード・フィールドＤＭ．ＯＰは、メモリ
の読み出し、書き込み機能を選択するための１ビットを
有している。アドレス語ＤＭ．Ａによって、データ語Ｄ
Ｍ．Ｉの書き込みあるいはデータ語ＤＭ．Ｏの読み出し
用のアドレスが規定される。これにより、プログラムの
走行中において、２３２個の位置をアドレスするのに充
分な３２ビットのダイナミックなアドレス計算が可能に
なる。

【００４４】分岐ユニットＢＲにより、シーケンサＳＥ
によって発生した命令アドレスＰＣのシーケンスを修正
して、プログラム実行における分岐を行なわせることが
可能である。このユニットＢＲは、メモリ回路３０内に
おいて、ガード・ビットＢＲ．Ｇおよび３２ビットのデ
スティネーション・アドレスＢＲ．Ａ用のメモリ・ユニ
ットを有している。これらのメモリ・ユニットは、４つ
の位置を有し、これらの各位置は、ノン・ライタブル位
置を含んでいる。デスティネーション・コントロール・
フィールドＤＥＣは、付随のマルチプレクサを制御する
ための２つの３ビット選択フィールドＢＲ．Ｇ．ＳＥお
よびＢＲ．Ａ．ＳＥと、各メモリ・ユニット内の４個の
位置を選択するための２つの２ビット構成の書き込みア
ドレス・フィールドＢＲ．Ｇ．ＷＡおよびＢＲ．Ａ．Ｗ
Ａを有している。

【００４５】４ビット構成の分岐ユニット・コントロー
ル・フィールドＢＲＣ内において、２つの２ビット構成
の読み出しアドレスＢＲ．Ｇ．ＲＡおよびＢＲ．Ａ．Ｒ
Ａが配置され、各メモリ・ユニットから読み出される値
ＢＲ．ＧおよびＢＲ．Ａの位置を選択できるようになっ
ている。分岐ユニットＢＲは、ガード・ビットＢＲ．Ｇ
およびデスティネーション・アドレスＢＲ．Ａを単に通
過して、シーケンサＳＥＱに至っている。オペコード・
フィールドＢＲ．ＯＰは不要である。シーケンサＳＥＱ
内において、ガード・ビットＢＲ．Ｇのブール値がテス
トされる。ＢＲ．ＧがＴＲＵＥである場合には、分岐が
発生して、シーケンサＳＥＱは次のＰＣの値をメモリ回
路３０から受け取ったデスティネーション・アドレスＢ
Ｒ．Ａに等しくなるようにする。ＢＲ．ＡがＦＡＬＳＥ
である場合には、シーケンサは単に、ＰＣの値をＰＣ＋
１にインクリメントして、記憶されているプログラムに
おける次の命令をアドレスする。

【００４６】したがって、論理結果ＡＬ．ＯをＢＲ．Ｇ
（第１のビットのＴＲＵＥあるいはＦＡＬＳＥ）用のメ
モリ・ユニットに差し向けることにより、条件付き分岐
を行うことができる。

【００４７】無条件（必ず行われる、あるいは決して行
われない）分岐は、ＢＧ．Ｇとしてコンスタント結果Ｃ
Ｏ．Ｏをメモリ・ユニットに差し向けることにより、あ
るいは、そのメモリ・ユニット内のノン・ライタブル位
置を永久的にＴＲＵＥあるいはＦＡＬＳＥとなるように
することによって、達成することができる。本例におい
ては、このようにすることが実際上においては便利であ
る。その理由は、各メモリ・ユニット内の少なくとも一
つの位置が、既に上記したようにノン・ライタブルとな
っているからである。ガード・ビットＢＲ．ＧをＦＡＬ
ＳＥにすること（分岐が決して発生しない場合）は、或
るサイクルにおいて非分岐動作を開始すべき場合にはし
ばしば必要とされる。

【００４８】シーケンサＳＥＱはまた、疑似プログラム
値ＰＰＣを発生し、この値は、メモリ回路３０の入力に
供給され、バス・ライン（ＰＰＣ、図４を参照のこと）
を形成する。このＰＰＣを、分岐ユニットを含む別の機
能ユニットにより使用して、プログラム・カウンタに関
するアドレスを行うようにすることもできる。このため
には、読み出しの遅延を、バス・ラインからメモリユニ
ット内に値ＰＰＣを読み出す命令のサイクル数とＰＰＣ
の値と同一のＰＣを有する命令のサイクル数との差とし
て規定すればよい。

【００４９】動作を説明する。分岐命令が発生するサイ
クルｉと、命令語ＩＷ（ｉ＋ｂ）が分岐命令により行わ
れた第１のサイクルｉ＋ｂとの間において、ｂサイクル
の分岐遅延が発生する。分岐命令の条件を設定する同一
のブール値を、ガード・ビット入力ＡＬ．Ｇ、ＲＧ．Ｇ
およびＢＲ．Ｇに差し向けて、サイクルを中断させて、
条件付きで、次の分岐を含む分岐遅延の間における各種
の機能ユニットをスケジュールするための状態変化動作
を遮ることができる。分岐の可能性を知ることによって
、コンパイラを、起こりえない条件付き分岐命令内にお
いて有用な動作にスケジュールすることができ、分岐条
件が満される希有な場合における正しい状態を確保する
。これらのユニット上においてアンガーデッド動作を最
も効率良く開始するために、各ガード・メモリ・ユニッ
トのノン・ライタブル位置を、適切な読み出しアドレス
．ＲＡに応答してそれらの読み出しポートからＴＲＵＥ
を引き出すことができるように構成すればよい。３２ビ
ットのオペラント・メモリ・ユニットのノン・ライタブ
ル位置を、しばしば必要される公知の値、例えば零を引
き出すことができるように構成してもよい。

【００５０】オフ・チップ・メモリ、レジスタ・ユニッ
トＲＧおよびプログラム・カウンタＰＣの内容のみが、
本例においては、処理装置におけるプログラマーが可視
可能な部分と見なされる。イミテーション・マルチポー
ト・メモリ回路３０は、コンパイラによって、一時的に
変数を仲介するために使用される。したがって、コンス
タント・ユニットＣＯなどの機能ユニットはガーディン
グを必要としない。算術論理ユニットＡＬは、それ自体
では装置におけるプログラマーが可視できる状態を変更
する能力はないが、このユニットＡＬには、非論理的に
発生する算術オーバーフロー等の例外を回避するための
ガーディングが組み込まれている。

【００５１】分岐ユニットＢＲの分岐遅延に加えて、ス
ケジューリング用コンパイラは、全ての機能ユニットに
おけるいわゆる「待ち時間」を知っていなければならな
い。機能ユニットにおけるこの待ち時間は、動作が開始
するサイクルの数と、その動作による結果（ＡＬ．Ｏ等
）が生成されて、デスティネション・コントロール・フ
ィールドＤＥＣによってイミテーション・マルチポート
・ユニット３０内の目標とする位置（群）に差し向けら
れるサイクルの数との差として定義される。上記した分
岐遅延は、分岐ユニットＢＲによる待ち時間と、シーケ
ンサＳＥＱおよびオフ・チップ・命令発生パイプライン
ＩＩＰによる待ち時間との合計であると考えることがで
きる。

【００５２】次のプログラミング例においては、機能ユ
ニット群の待ち時間は次のように想定される。

【００５３】ユニットＣＯ・・零サイクル数の待ち時間
ユニットＡＬ・・１サイクル数の待ち時間ユニットＲＧ
・・１サイクル数の待ち時間ユニットＤＭ・・２サイク
ル数の待ち時間ユニットＢＲ・・５サイクル数の待ち時
間

【００５４】以下のリスティング１は、高級言語のソ
ースコードのフラグメントから構成されている。２つの
メモリ内のレコードが変数ｐおよびｑによって指定され
る。このプログラムの目的は、ｑレコード内のフィール
ド群から２つの対応するｐレコード内のフィールド群ま
での２つの３２ビット構成の値のコピーを行われること
にある。

【００５５】リステイング　　１ｐ＾．ｆｉｅｌｄ１：＝ｑ＾．ｆｉｅｌｄ；ｐ＾．ｆｉ
ｅｌｄ２：＝ｑ＾．ｆｉｅｌｄ２：

【００５６】作表１
の高水準命令を実現するために用いることのできるデー
タの１つの可能な構成を図５に示す。プログラム変数用
記憶は、０から１５までの番号のついた１６の記憶場所
および（チップ外）読出し書込み用メモリの大型バンク
ＭＥＭを持つ高速レジスタファイルＲＥＧによってプロ
ットされる。ローカルベースアドレスＬＢは、レジスタ
ファイルＲＥＧの場所０に記憶される。アドレスＬＢは
、メモリバンクＭＲＭ内の可変値表の開始点をポイント
し、このメモリバンクでは、場所ＬＢ＋１２及びＬＢ＋
８に２つのレコードポインタｐ及びｑがそれぞれ記憶さ
れる。各変数ｐ及びｑは、メモリーバンクＭＥＭの他の
場所を占める対応するレコードの開始点に対するポイン
タである。各レコードの第１のフィールドは、関連ポイ
ンタ変数によって定義されるアドレスからのオフセット
がゼロとなるように記憶される。各レコードの第２のフィールドは、関連ポインタ変数か
らのオフセットが４になるように記憶される。従って、
値ｑ＾．ｆｌｅｌｄ２は、アドレスがｑ＋４である場所
から読出すことができる。

【００５７】前記図５に示すデータ構成であるものと仮
定した場合において、作表１の高水準命令をＶＬＩＷプ
ロセッサで実行するためにコンパイラによって生成され
るＴ１とラベルされた中間コードフラグメントを作表２
に示す。作表２の各行は、適当な機能ユニットによって
実行するためにスケジュールしなければならない１つの
単一基本オペレーションＯＰ００１からＯＰ０１４まで
を定義する。各行の端末の注釈（＊．．．＊）は、最初
に、必要な機能ユニットのタイプ（ＡＬ、ＲＧ、ＣＯ等
）を示し、次に、当該オペレーションの結果（出力）を
示す。オペレーションＯｐ００３（例えば）における参
照００１及び００２は、ＯＰ００３のためのオペランド
が各々Ｏｐ００１およびＯｐ００２の結果であることを
示す。従って、オペレーションＯｐ００３の効果は、オ
ペレーションＯｐ００１とＯｐ００２の結果を加算する
ことであり、オペレーションＯＰ００９の効果は、ＯＰ
００４の結果によってアドレスされた場所のオフ・チッ
プデータメモリーへＯｐ００８の結果を書込むことであ
る。この情報を前記図５の記述と組合わせると、作表１
によって指定された機能を実現する際における作表２の
Ｏｐ００１からＯｐ０１４までの各オペレーションの目
的は説明するまでもないはずである。

【００５８】

【００５９】中間のコードフラグメントＴ１は順次に表
示されており、各オペレーションを実施するために少な
くとも１つの機能ユニットが適切であるならば、ＶＬＩ
Ｗプロセサの特別なコンフィギュレーションに特有のも
のでないことが理解出来るはずである。コンパイラが、
アプリケーションを構成するフラグメントを収集する段
階に達すると、特定の装置コンフィギュレーショウにお
ける特定のサイクルにおいて、フラグメントの各オペレ
ーションを特定の機能ユニットにマップすることはスケ
ジューラのタスクである。スケジューラは、特定のＶＬ
ＩＷプロセッサの構造によって定義される一組の制約条
件の下で動作する。これらの制約条件には、主として、
ターゲットＶＬＩＷプロセッサにおいて利用可能な機能
ユニットの数とタイプが含まれる。別の制約条件には、
イミテーションマルチ・ポートメモリの各メモリユニッ
トにおけるロケーションの数が含まれる。これらのロケ
ーションは、スケジューラにより、必要に応じて、動的
に割り当てられる。フラグメントＴ１によって呈示され
るスケジューリング上の簡単な問題を解決するためには
、図２から４までに示すＶＬＩＷ処理装置における各メ
モリユニット内のロケーションの数は充分であり、メモ
リユニットの容量上の制限は、当記述においては制約条
件として取り扱う必要のないことが理解されるはずであ
る。

【００６０】他のオペレーションの結果に依存するオペ
レーションは、これらの他のオペレーション全てのレイ
テンシーが満了してしまうまで、スケジュールしてはな
らないので、各オペレーションに対するレイテンシーは
重要である。従って、例えば、オペレーションＯｐ００
９は、Ｏｐ００４（ＤＭレイテンシーは２）よりも少な
くとも２サイクル後に、また、オペレーションＯｐ００
８よりも少なくとも２サイクル後に、スケジュールされ
なければならない。同様に、オペレーションＯｐ０１１
は、Ｏｐ０１０（ＣＯレイテンシーはゼロ）と同じサイ
クルにスケジュールすることができるが、Ｏｐ００４（
ＤＭレイテンシーは２）より少なくとも２サイクル後に
スケジュールしなければならない。この場合、メモリユ
ニットロケーションの同時書込み及び読取りが可能であ
るものと仮定する。そのほかの条件として、各タイプの
オペレーションに対して、更に１サイクルのレイテンシ
ーが必要とされる場合もある。

【００６１】３つの異なるスケジュール（Ｉ，ＩＩ、及
び、ＩＩＩ）を示す図６において、各スケジュールは、
中間コードフラグメントＴ１は、図２、３および４を参
照して既に述べた特定のＶＬＩＷプロセッサにマッピン
グする。各表の各列は、非常に長い１つの命令語ＩＷ、
従って１マシンサイクルを表す。サイクル数は、Ｃｙを
項目名とする左端欄に示される。その次の５つの欄は、
５つの機能ユニット（図２のＣＯ等）に対する５つの制
御フィールドＣＯＣ、ＡＬＣ、ＲＧＣ、ＤＭＣ、及び、
ＢＲＣを表す。各制御フィールドは、そのそれぞれの機
能ユニットに対するオペレーションを開始する。このよ
うに、スケジュール１において、サイクル０、フィール
ドＣＯＣは、コンスタントユニット（図２におけるＣＯ
）に対して、Ｏｐ００５の開始を命令し、その結果とし
て、同じサイクル（Ｃｏレイテンシーはゼロ）における
ユニットＣＯの出力に、結果ＣＯ．Ｏ＝８が現れる。同様に、レジスタ読取りオペレーションＯｐ００１を読
むレジスタは、フィールドＲＧＣによってサイクル０に
おいて開始される。従って、ローカルベースアドレスの
値ＬＢは、サイクル１（ＲＧレイテンシーは１）におけ
るＲＧ．Ｏである。

【００６２】各命令内の行先制御フィールドＤＥＣの選
択フィールドＤＥＣ．−−．−−．ＳＥは、機能ユニッ
ト制御フィールドの右部分に表示される。これらのフィ
ールドは、様々なオペレーションＯｐ００１からＯｐ０
１４までの結果を、利用可能になった結果として、それ
ぞれのメモリーユニット内に導く。スケジューラは、行
先制御フィールドＤＥＣを定義する際に種々の機能ユニ
ットのレイテンシーを適当に処理する。従って、例えば
、サイクル０においてフィールドＲＧＣによって開始さ
れるレジスタ読取りオペレーションＯｐ００１の結果Ｒ
Ｇ．Ｏは、サイクル１内のその次の命令に際してフィー
ルドＤＥＣ．ＡＬ．Ｌ．ＳＥにより、算術および論理ユ
ニットＡＬの左これは、スケジュール１、サイクル１に
おけるＡＬ．Ｌ欄に指示されます。同様に、メモリ読取
りオペレーションＯｐ００７はサイクル２のフィールド
ＤＭＣによって開始され、他方では、サイクル４（ＤＭ
レイテンシーは２）において、フィールドＤＥＣ．ＤＭ
．Ａ．ＳＥを“ＤＭ”にセットすることにより、当該オ
ペレーションの結果ＤＭ．Ｏが、データメモリユニット
ＤＭのアドレスメモリユニットに導かれる。

【００６３】スケジューラは、作表２における次のフラ
グメント（”ＧＯＴＯ　　ＥＸＩＴ”）へのジャンプを
実施するために、それ自身のオペレーションＮｗ０１５
とＮｗ０１６を加える。ＮｗＯ１５は、ブランチに対す
るターゲットアドレスを定義するために、サイクル１に
おいて、コンスタントユニットＣＯを使用し、当該ブラ
ンチは、サイクル１において、選択フィールドＤＥＣ．
ＢＲ．Ａ．ＳＥを”ＣＯ”にセットすることによってブ
ランチユニットＢＲのアドレスメモリユニットに向けら
れる。Ｎｗ０１６は、同じくサイクル１において、ター
ゲットアドレスに対して無条件（ＢＲ．Ｇ＝１）ブラン
チを開始するためにブランチ制御フィールドＢＲＣを用
いる。５サイクルに相当する長いブランチ遅延により、
ターゲットアドレスヘの制御の移動が、フラグメントＴ
１が完成した後で、サイクル８までは発生しないことが
保証される。換言すれば、有用なオペレーションがブラ
ンチ遅延の間に実行されるようにスケジュール可能にす
るために、スケジュールにおいてブランチオペレーショ
ンは前方に置かれている。図６のスケジュールＩにおい
ては、オペレーションの最大可能数のわずかに約３分の
１だけが実際にスケジュールされていることに注意され
たい。これは、例にあげたフラグメントのサイズが非常
に小さいことが原因であり、そして、当該技術分野での
の熟達者にとっては、更に長いフラグメントをスケジュ
ールする場合には、スケジュールできる有用なオペレー
ションの割合が更に大きくなることが理解できるはずで
ある。理由は、フラグメントが長くなれば、長いフラグ
メントに固有の並行性が高くなるからである。

【００６４】長めのフラグメントに固有の多数の条件付
き分岐オペレーションは、ここに記述する実施例におい
ては、ブール値化されたガードビット．Ｇの使用によっ
て克服される、即ち、大部分の条件付ブランチは、ブラ
ンチ確立が１に近いか、或いは、ゼロに近くなるように
アレンジすることができるという事実を利用する。例え
ば、１００回実行しようとするループは、０．９９又は
０．０１の確率で起きることを予測可能なブランチに関
係する。

【００６５】図６のスケジュールＩは、行先制御フィー
ルドＤＥＣを完全に無視することにより、真のマルチポ
ートメモリを持つＶＬＩＷマシンによって実行可能なは
ずである。しかしながら、スケジュールＩは、模倣マル
チポートメモリのメモリーユニットへアクセスするため
の衝突を含み、従って、オペレーションＯｐ００１から
Ｏｐ０１４までを、図２，３、及び、４に示すプロセッ
サに正当にマッピングしていない。スケジュールＩのサ
イクル５において、Ｏｐ００４の結果ＤＭ．Ｏは、算術
および論理ユニットＡＬの左のオペランドメモリユニッ
ト（ＡＬ．Ｌ）に対し、及び、データメモリユニットＤ
Ｍのアドレスメモリユニット（ＤＭ．Ａ）に対して予定
される。同じサイクル４において、Ｏｐ０１２の結果Ａ
Ｌ．Ｏは、同様に、データメモリユニットＤＭのアドレ
スメモリユニット（ＤＭ．Ａ）に対して予定される。こ
の衝突は、スケジュールＩのサイクル５におけるフィー
ルドＤＥＣ．ＤＭ．Ａ．ＳＥのコードＸＸによってマー
クされる。

【００６６】遅延エレメント（特殊レジスタＳＰ）が不
在である場合、スケジューラは、その衝突を発見した時
点で、プロセッサのハードウェアに対する制約条件が満
足されるまで、これらのオペレーションをスケジュール
し直すように強制される。当例において、この状況は、
図６のスケジュールＩＩへと導く。スケジュールＩＩに
おいて，Ｏｐ００４は、サイクル４における開始が１サ
イクルだけ遅延した。しかし、オペレーションＯｐ００
９、Ｏｐ０１１、及び、Ｃｐ０１４はＯｐ００４の結果
に依存するので、これらのオペレーションも少なくとも
１サイクルだけ遅延しなければならない。これらのオペ
レーションは、スケジュールＩにおいて、他のオペレー
ションＯｐ００１２，Ｏｐ００８、Ｏｐ０１３、及び、
Ｏｐ０１４によってインタリーブされたので、ハードウ
ェアに関する制約条件のために、同様に、スケジュール
し直さなければならない。

【００６７】スケジュールし直すプロセス、即ち、「バ
ックトラッキング」は、必ず、ハードウェア制約条件を
満足させるように完成することができるが、スケジュー
ルし直されたフラグメントＴ１は、８サイクルの代わり
に９サイクルを占めることとなる。この事は、アプリケ
ーションプログラムのこの部分が、同じ機能ユニットを
持つ理想的なＶＬＩＷマシンの場合よりも１２．５％だ
け余計に長い事を意味する。更に、バックトラッキング
は、第１の衝突を解決する際に起こる新規な衝突の解決
を含む余分の仕事にコンパイラを巻き込むことのなる。コンパイラの仕事が増加する問題は、ほとんど全サイク
ルごとに衝突が発生する可能性のある大型マシンにおい
て特に重大性を増す。一般に、衝突の起きたサイクルに
亙って多数の命令がスケジュールされている場合まで、
衝突の存在が検出されないことは、明白である。機能ユ
ニットの数が１０以上に達する大型マシンにおいてこれ
は、数十ないし数百のオペレーションさえスケジュール
し直す必要があり、しかも、スケジュールし直し中に、
スケジュールし直し回数と同じ件数の新規な衝突が起き
る可能性がある。

【００６８】図６のスケジュールＩＩＩは、図１の一般
化されたマシンに関して既に述べたように、特殊レジス
タＳＰの形の遅延エレメントを用いてバックトラッキン
グを行うことなしに、例として呈示れた衝突を解決する
方法を示す。行先制御フィールドＤＥＣにおける選択フ
ィールドＤＥＣ．ＳＰ．ＳＥを、スケジュールＩＩＩ内
の右に示す。オペレーションＯｐ００１からＯｐ０１４
まで、及び、ＮＷ０１５からＮＷ０１６までのスケジュ
ーリングは、スケジュールＩ（真のマルチポートメモリ
）の場合とほとんど同じであるということが分かるはず
である。しかし、スケジュールＩＩＩにおいては、ＤＭ
．Ａメモリに対して予定された２つの結果の間のサイク
ル５における衝突は、Ｏｐ００４の結果ＤＭ．Ｏを特殊
レジスタに向けることにより、即ち、フィールドＤＥＣ
．ＳＰ．ＳＥを行先制御フィールドＤＥＣにおける「Ｄ
Ｍ」にセットすることにより解決される。次に、サイク
ル６におけるＯｐ００９のデータメモリユニットＤＭが
読取るために要する時間内に、Ｏｐ００４の遅延された
結果をＤＭ．Ａメモリユニットに向けるために、サイク
ル６において、フィールドＤＥＣ．ＤＭ．Ａ．ＳＥが「
ＳＰ」にセットされる。

【００６９】この段階で、Ｏｐ００４の遅延された結果
は、サイクル６において、Ｏｐ０１１の結果と衝突し、
両方結果ともＤＭ．Ａメモリユニットに対して予定され
る。従って、スケジュールＩＩＩにおいて、Ｏｐ０１１
のスタートは、サイクル６まで遅延され、他のオペレー
ションには結果的な影響は及ぼさない。この第２の衝突
に対して解決するの代りの方法はＯｐ０１１をサイクル
５に残すことになり、一方、サイクル６においてフィー
ルドＤＥＣ．ＳＰ．ＳＥを「ＡＬ」にセットすることに
よってＯｐ０１１の結果を遅延させる。次に、Ｏｐ０１
１の遅延された結果は、サイクル７におけるフィールド
ＤＥＣ．ＤＭ．Ａ．ＳＥを「ＳＦ」にセットすることに
よって、Ｏｐ０１４の開始に必要な時間内に、ＤＭ．Ａ
メモリユニットに向けることができるはずである。

【００７０】あらゆる所定サイクル内でただ１つの単一
２値衝突だけが起きる限り、バックトラッキングを回避
しながら、真のマルチポートマシンの性能レベルを維持
するには、特殊レジスタＳＰは、常に効果的であるはず
である。これは、機能ユニットが各サイクル内にメモリ
ユニットから読出すことができるのは１つの値だけに限
られるということ、即ち、衝突結果のうちの１つが、１
つの衝突結果の前に、必ず、必要とされるという事実か
ら帰結される。引き数を実施するために、Ｏｐ００４の
結果が必要とするよりもさらに急速にＯｐ０１１の結果
が求められた場合には、Ｏｐ００４の結果は、２サイク
ル、又は最終的にこの結果が衝突結果より緊急を要する
ようになるまで、任意のサイクル数だけ遅延させること
ができるはずである。全ての場合に、他のオペレーショ
ンの結果的なスケジュールし直しの必要性は回避するこ
とができる。

【００７１】図１の一般化されたＶＬＩＷマシンに戻っ
て記述すると、一定の遅延を実現するための１つの単一
レジスタでなく、多数のロケーションを持つ特殊ランダ
ムアクセスメモリユニット７０の形の強化遅延エレメン
トを図７に示す。当実施例用の命令レジスタは、特殊メ
モリユニット７０に対して読取りポートアドレスＳＰ．
ＲＡ、書込みポートアドレスＳＰ．ＷＡ及び関連書込み
可能化信号ＳＰ．Ａを定義する追加制御フィールドを供
給する。スケジューラは、特殊メモリユニットの種々の
ロケーションを用いて、対応する数の「重複する」２値
衝突を解決できる。これらの重複する衝突は、結果が１
サイクル以上遅延することを必要とするために、異なる
サイクルにおいて起こるが相互に重なる衝突である。

【００７２】１つの単一サイクル内で起こるより高位衝
突、及び／又は、多重２値衝突の解決を可能にするため
に、遅延エレメントを更に付加することは簡単である。ＶＬＩＷマシンの設計者は、コスト効果の高いマシンを
設計するために、機能ユニットおよびメモリユニットそ
れぞれのオペランドに対してユニットの数およびタイプ
を変える事が出来ると同様な方法で、この種エレメント
の数を変えることができる。遅延エレメントは、単一遅
延レジスタ又はアドレスされたランダムアクセスメモリ
ユニット、或はこれら双方の混合体の形、又は、他の有
用な任意の形であっても差し支えない。各遅延は、必要
なバスラインによって占められる回路面積を減少させる
ために、マシンの入力、及び／又は、出力に関して、マ
シンの機能ユニットの部分集合としての機能を果たすよ
うに制限できるはずである。

【００７３】自動スケジューラが、所定のハードウェア
コンフィギュレーションによって定義された制約条件に
基づいてプログラムされると、人間のプログラマは、Ｖ
ＩＬＷプロセッサ内でのオペレーションの詳細な割り振
りに関係する必要がない。この種の詳細は、コンパイル
する際にスケジューラによって決定され、自身のいずれ
かの並列コンピュータにおけるラン−タイムスケジュー
ラによって決定されるのではないので、ＶＬＩＷマシン
の設計者は、作動するマシンを作成する必要なしに、該
当する制約条件を用いてスケジューラをランさせるだけ
で、種々のコンフィギュレーションの性能を迅速に比較
することができる。

【００７４】同様に、２値衝突を回避する能力を備えた
模倣マルチ・ポートメモリの代替構成を図８に示す。例
として、第１の機能ユニットＦ１の左のオペランド入力
を参照すると、オペランドＦ１．Ｌ（図１）用のメモリ
ユニット１５は、それぞれのマルチプレクサ８４または
８５を介して任意のバスライン１６に接続された接続可
能な２つの書込みポート８１および８２を持つメモリユ
ニット８０と交換されている。メモリユニット８０は、
それぞれ関連した使用可能化信号．ＷＥを伴った２つの
書込みアドレス、Ｆ１．Ｌ１．ＷＡ、及び、Ｆ１．Ｌ２
．ＷＡを必要とし、マルチプレクサ８４及び８５は、そ
れぞれの選択信号Ｆ１．Ｌ１．ＳＥ、及び、Ｆ１．Ｌ２
．ＳＥを必要とする。これらの信号は、既に述べたよう
に、非常に長い命令語内の追加フィールドによって供給
される。

【００７５】遅延エレメント２１（図　　１）、ＳＰ（
図　　２）、及び、７０（図７）を備えることと比較す
ると、単一メモリユニット８０に多重書込みポートを備
えることは、回路が余分に複雑化するのにひきかえ、Ｆ
１．Ｌメモリユニットにおける衝突だけが回避されると
いう短所を持つ。しかし、特定の１つの機能ユニット、
または、機能ユニットの或るタイプに限って衝突が最も
頻繁に起きるということがあるかも知れない。このよう
な場合に、当該タイプの機能ユニットをついか装備する
ことがコスト効果的でないならば、図８の実施例が魅力
的となる可能性がある。図８の回路は、スイッチング回
路に１本のバスライン（２４…図１）を追加しないとい
う長所を持つ。典型的なＶＬＩＷマシンにおいては、バ
スラインが、回路面積のかなりの部分を占有する傾向が
ある。マルチポートメモリユニット８０では、その占有
面積は同様に増大するが、模倣マルチポートメモリ全体
としては、全ての共通機能ユニットとして役立つ真のマ
ルチポートメモリより効率的な状態を維持する。どんな
ことがあっても、図８における鎖線２４は、あらゆる場
合に、メモリユニット８０は、厳密な意味での代替品で
ある代わりに、遅延エレメントの外に多重書込みポート
を備えることが可能であることを示す。更に、マルチポ
ート付きメモリユニット８０には１つの書込み不能ロケ
ーションを備えさせることが可能であり、従って、既に
述べた図２から４までの実施例の場合のように、２つの
書込み可能化信号Ｆ１．Ｌ１．ＷＥ、及び、Ｆ１．Ｌ２
．ＷＥの必要性を排除できる。

【００７６】最終的な結果として、ＶＬＩＷプロセッサ
の設計者は、模倣マルチポートメモリの性能を改良する
ために或る技術範囲が利用可能であり、従って、真のマ
ルチポートメモリに更に近付けることができる。設計者
は、あらゆる所定のアプリケーションに適した技術また
は技術の組合わせを選択可能であり、この種技術は、ア
プリケーションの特性によって変化するはずである。

【００７６】装備させようとする機能ユニットの数およ
びタイプの選択も実質的に全く自由である。図２に示す
特定の実施例における各ユニットは、特定の機能または
機能のグループを遂行するために或る程度専門化される
が、スケジューリングに最大限の融通性を持たせるため
に、これら機能グループは、更に一般的な多目的タイプ
の機能ユニットに組み合わせることができる，このタイ
プのユニットの短所は、完全な逐次制御方式を可能にす
るには、全てのオペレーションに対してレイテンシーが
一定であることが望ましく、従って、速い方のオペレー
ション（例えば一定の生成のような）を最も遅いオペレ
ーションの速度まで減速しなければならないことである
。一方、更に専門化したタイプの機能ユニットは、アプ
リケーションによっては有用であり、例えば浮動小数点
乗算、バレルシフチング、または、入力／出力機能を遂
行する。この技術分野における熟達者にとって、従来の
マイクロプロセッサに使われるユニットと同じタイプの
ユニットを、本発明に基づき、処理装置にとり入れるこ
とは適切かつ容易である。

【図面の簡単な説明】

【図１】本願の第１の発明による処理装置の全体構成を
示すブロック図である。

【図２】本願の第１の発明による処理装置の例を示すブ
ロック図である。

【図３】図２に示す装置におけるベリー・ロング命令後
のフィーマットを示す説明図である。

【図４】図２の装置におけるイミテーション・マルチポ
ート・メモリの部分を示すブロック図である。

【図５】例示したプログラムの部分的な動作を示す説明
図である。

【図６】図２の装置用に例示したプログラムの一部分の
スケジューリングを示す説明図であり、ここには破壊と
いう問題点が含まれている。

【図７】図１の処理装置の修正例を示すブロック図であ
る。

【図８】本願の第２の発明にしたがって構成した、図１
の処理装置の別の実施例を示すブロック図である。

【符号の説明】

Ｆ１、Ｆ２、・・・ＦＮ　　・・・機能ユニット１０・
・・イミテーション・メモリ・ユニット１２・・・デー
タ出力１３・・・制御入力１４・・・データ入力１５・・・メモリ・ユニット１６、２４・・・バス・ライン１８・・・スイッチング回路２０、２２・・・マルチプレクサ２１・・・レジスタ

Claims

【特許請求の範囲】

【請求項１】処理装置の連続した作動サイクルに対応し
た単一かつ一連のプログラム命令の制御の下に並列作動
するように配列された機能ユニットの１つのグループと
１つのメモリ回路を備えた処理装置であり、グループ内
の少なくとも１つの機能ユニットは、メモリ回路の関連
出力からオペランドを受取るための少なくとも１つのデ
ータ入力を備え、そして、グループ内の少なくとも２つ
の機能ユニットは、メモリ回路の各入力に結果を供給す
るための各データ出力を備え、この場合のメモリ回路は
； −　　各メモリユニットがメモリ回路の出力のそれぞれ
１つを形成する書込みポート及び読取りポートを備えた
複数のメモリユニット； −　　機能ユニットの出力と個別のメモリユニットの書
込みポートを接続する交換回路、この交換回路は一連の
プログラム命令によって制御され、各機能ユニットから
の結果は、各作動サイクルにおける一連のプログラム命
令によって選択された１以上のメモリユニットの書込み
ポートに伝達可能であり；及び −　　交換回路に接続された入力を持つ遅延エレメント
を備え、機能ユニットの中の１つによって１つの作動サ
イクルにおいて作られた結果は、そのメモリ回路内で遅
延させることが可能であり、そして、その次の作動サイ
クルにおいてメモリ回路のメモリユニットに書込み可能
である。
【請求項２】請求項１記載の処理装置であり、遅延エレ
メントが単一場所メモリユニットを有する。
【請求項３】請求項１記載の処理装置であり、遅延エレ
メントが、１以上の作動サイクルの一定時間遅延を実行
する。
【請求項４】請求項３記載の処理装置であり、交換回路
が、１作動サイクル以上結果を遅延させるために、遅延
エレメントの入力をその遅延エレメントの出力に接続さ
せるプログラム命令によって制御可能である。
【請求項５】請求項１記載の処理装置であり、遅延エレ
メントが、複数のアドレス可能なロケーションを持つメ
モリユニットを備え、複数の結果の同時遅延を可能にす
る。
【請求項６】請求項１記載の処理装置であり、複数の遅
延エレメントを備え、１つの単一作動サイクルにおいて
作られた複数の結果の同時遅延を可能にする。
【請求項７】請求項１記載の処理装置であり：−　　一
連のプログラム命令において条件付きブランチを起こさ
せる手段、このブランチは少なくとも１作動サイクルの
ブランチ遅延に関係する；及び −　　ブランチ遅延中に機能ユニットのグループの中の
少なくとも１つによって行われるオペレーションを条件
付で抑制するための手段を有する。
【請求項８】請求項７記載の処理装置であり、少なくと
も１つの機能ユニットに対するオペレーションを条件付
きで抑制するための手段が、オペレーションを抑制する
か否かを決定するブール保護値を受け取るための、当該
機能ユニットへの保護値入力、及び、交換回路に接続さ
れた書込みポート及び機能ユニットの保護値入力に接続
された読取りポートを持つメモリ回路内の保護値メモリ
ユニットを有する。
【請求項９】請求項８記載の処理装置であり、保護値メ
モリユニットが、所定のブール値を記憶する１以上の書
込み不可能なロケーションを有する。
【請求項１０】請求項１記載の処理装置であり、少なく
とも１つのメモリユニットが、各プログラム命令に含ま
れる書込みアドレス値を受け取るための書込みアドレス
入力を有し、更に、異なる書込みアドレス値に対応する
書込み可能および書込み不可能なロケーションを備え、
非書込みオペレーションは、プログラム命令内に個別の
書込み可能化値を設けておくことなしに、書込み不可能
ロケーションに対応する書込みアドレス値によって、所
定のプログラム命令内で実施可能である。
【請求項１１】請求項１記載の処理装置であり、少なく
とも１つのメモリユニットが、交換回路に接続された１
以上の書込みポートを有する。
【請求項１２】請求項１記載の処理装置であり、機能ユ
ニットのグループ及びメモリ回路がモノリシック集積回
路の一部を構成する。
【請求項１３】処理装置の連続した作動サイクルに対応
した単一かつ一連のプログラム命令の制御の下に並列作
動するように配列された機能ユニットの１つのグループ
と１つのメモリ回路を備えた処理装置であり、グループ
内の少なくとも１つの機能ユニットは、メモリ回路の関
連出力からオペランドを受取るための少なくとも１つの
データ入力を備え、そして、グループ内の少なくとも２
つの機能ユニットは、メモリ回路の各入力に結果を供給
するための各データ出力を備え、この場合のメモリ回路
は： −　　各メモリユニットがメモリ回路の出力のそれぞれ
１つを形成する書込みポート及び読取りポートを備えた
複数のメモリユニット； −機能ユニットの出力と個別のメモリユニットの書込み
ポートを接続する交換回路、この交換回路は一連のプロ
グラム命令によって制御され、各機能ユニットからの結
果は、各作動サイクルにおける一連のプログラム命令に
よって選択された１以上のメモリユニットの書込みポー
トに伝達可能であり、メモリユニットの少なくとも１つ
が、交換回路に接続された１以上の書込みポート以上を
有する。
【請求項１４】請求項１３記載の処理装置であり：−　
　一連のプログラム命令において条件付きブランチを起
こさせる手段、このブランチは少なくとも１作動サイク
ルのブランチ遅延に関係する；及び −　　ブランチ遅延中に機能ユニットのグループの中の
少なくとも１つによって行われるオペレーションを条件
付で抑制するための手段を有する。
【請求項１５】請求項１４記載の処理装置であり、少な
くとも１つの機能ユニットに対するオペレーションを条
件付きで抑制するための手段が、オペレーションを抑制
するか否かを決定するブール保護値を受け取るための、
当該機能ユニットへの保護値入力、及び、交換回路に接
続された書込みポート及び機能ユニットの保護値入力に
接続された読取りポートを持つメモリ回路内の保護値メ
モリユニットを有する。
【請求項１６】請求項１５記載の処理装置であり、保護
値メモリユニットが、所定のブール値を記憶する１以上
の書込み不可能なロケーションを有する。
【請求項１７】請求項１３記載の処理装置であり、少な
くとも１つのメモリユニットが、各プログラム命令に含
まれる書込みアドレス値を受け取るための書込みアドレ
ス入力を有し、更に、異なる書込みアドレス値に対応す
る書込み可能および書込み不可能なロケーションを備え
、非書込みオペレーションは、プログラム命令内に個別
の書込み可能化値を設けておくことなしに、書込み不可
能ロケーションに対応する書込みアドレス値によって、
所定のプログラム命令内で実施可能である。
【請求項１８】　　請求項１３記載の処理装置であり、
機能ユニットのグループ及びメモリ回路がモノリシック
集積回路の一部を構成する。