JPH04299623A - 非同期時分割多重伝送装置 - Google Patents
非同期時分割多重伝送装置Info
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- JPH04299623A JPH04299623A JP8590691A JP8590691A JPH04299623A JP H04299623 A JPH04299623 A JP H04299623A JP 8590691 A JP8590691 A JP 8590691A JP 8590691 A JP8590691 A JP 8590691A JP H04299623 A JPH04299623 A JP H04299623A
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- 238000010586 diagram Methods 0.000 description 3
- 102100027867 FH2 domain-containing protein 1 Human genes 0.000 description 2
- 101001060553 Homo sapiens FH2 domain-containing protein 1 Proteins 0.000 description 2
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 1
- 101100421135 Caenorhabditis elegans sel-5 gene Proteins 0.000 description 1
- 101100510617 Caenorhabditis elegans sel-8 gene Proteins 0.000 description 1
- 101150046174 NIP2-1 gene Proteins 0.000 description 1
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、非同期時分割多重伝送
装置に関し、特にアナログ回路の部分を除き、デジタル
回路のみで処理できるようにした非同期時分割多重伝送
装置に関する。
装置に関し、特にアナログ回路の部分を除き、デジタル
回路のみで処理できるようにした非同期時分割多重伝送
装置に関する。
【０００２】
【従来の技術】従来の２Ｍ，８Ｍ，３４Ｍ非同期時分割
多重伝送装置は、図２に示すように、１０個のＬＳＩ１
〜１０はそれぞれ１０枚のユニット（ＵＮＩＴ１〜１０
）に分かれており、多重化部については、多重化はＵＮ
ＩＴ１〜５で行われＵＮＩＴ２〜５にて２Ｍ信号４本を
８ＭＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏＺｅｒｏ
）信号に多重化し、ＵＮＩＴ１にて８ＭＮＲＺ信号４本
を多重化し、３４Ｍ信号にする。多重分離化部について
は、多重分離化はＵＮＩＴ６〜１０にて行われ、ＵＮＩ
Ｔ６にて３４Ｍ信号を４本の８ＭＮＲＺ信号に分離し、
さらにＵＮＩＴ７〜１０にて８Ｍ ＮＲＺ信号を４本
の２Ｍ信号に分離する。ＵＮＩＴ１の３４ＭＭＵＸ
ＬＳＩ１は、３４Ｍ ＮＲＺ信号を符号化する回路を
含む。 ＵＮＩＴ２〜５の８Ｍ ＭＵＸ ＬＳＩ２〜５は、
符号化された２Ｍ信号を復号化する復号化器とエラステ
ィックメモリを含む。
多重伝送装置は、図２に示すように、１０個のＬＳＩ１
〜１０はそれぞれ１０枚のユニット（ＵＮＩＴ１〜１０
）に分かれており、多重化部については、多重化はＵＮ
ＩＴ１〜５で行われＵＮＩＴ２〜５にて２Ｍ信号４本を
８ＭＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏＺｅｒｏ
）信号に多重化し、ＵＮＩＴ１にて８ＭＮＲＺ信号４本
を多重化し、３４Ｍ信号にする。多重分離化部について
は、多重分離化はＵＮＩＴ６〜１０にて行われ、ＵＮＩ
Ｔ６にて３４Ｍ信号を４本の８ＭＮＲＺ信号に分離し、
さらにＵＮＩＴ７〜１０にて８Ｍ ＮＲＺ信号を４本
の２Ｍ信号に分離する。ＵＮＩＴ１の３４ＭＭＵＸ
ＬＳＩ１は、３４Ｍ ＮＲＺ信号を符号化する回路を
含む。 ＵＮＩＴ２〜５の８Ｍ ＭＵＸ ＬＳＩ２〜５は、
符号化された２Ｍ信号を復号化する復号化器とエラステ
ィックメモリを含む。
【０００３】またＵＮＩＴ６の３４Ｍ ＤＭＵＸ
ＬＳＩ６は、符号化された３４Ｍ信号を復号化して３４
Ｍ ＮＲＺ信号にする回路を含み、ＵＮＩＴ７〜１０
の８Ｍ ＤＭＵＸ ＬＳＩ７〜１０は２Ｍ ＮＲ
Ｚを符号化して前記２Ｍ信号にする符号化器と出力側の
エラスティックメモリを含む。
ＬＳＩ６は、符号化された３４Ｍ信号を復号化して３４
Ｍ ＮＲＺ信号にする回路を含み、ＵＮＩＴ７〜１０
の８Ｍ ＤＭＵＸ ＬＳＩ７〜１０は２Ｍ ＮＲ
Ｚを符号化して前記２Ｍ信号にする符号化器と出力側の
エラスティックメモリを含む。
【０００４】
【発明が解決しようとする課題】この従来の多重伝送装
置ではＬＳＩのユニット構成が複雑でありユニットの枚
数も多いので装置全体が大きくなってしまい、消費電力
も大きかった。また、前記８Ｍ入出力でインタフェース
したいときも、８Ｍ ＭＵＸ ＵＮＩＴ２〜５，８
Ｍ ＤＭＵＸ ＵＮＩＴ７〜１０を８つの８Ｍイン
タフェースユニットに置換えることが必要となり、非常
に装置が大きくなる。このように従来の装置では問題点
が多かった。
置ではＬＳＩのユニット構成が複雑でありユニットの枚
数も多いので装置全体が大きくなってしまい、消費電力
も大きかった。また、前記８Ｍ入出力でインタフェース
したいときも、８Ｍ ＭＵＸ ＵＮＩＴ２〜５，８
Ｍ ＤＭＵＸ ＵＮＩＴ７〜１０を８つの８Ｍイン
タフェースユニットに置換えることが必要となり、非常
に装置が大きくなる。このように従来の装置では問題点
が多かった。
【０００５】
【課題を解決するための手段】本発明の非同期時分割多
重伝送装置は、入出力ＮＲＺ信号を符号化してユニポー
ラ信号にする符号化器と、符号化されたユニポーラ信号
を復号化する復号化器と、低次群入出力信号側にエラス
ティックメモリと２Ｍ ＮＲＺ信号４本を８ＭＮＲＺ
信号に多重化する多重化器と、その逆を行う多重分離化
器と、８Ｍ ＮＲＺ信号４本を３４Ｍ ＮＲＺ信号
に多重化する多重化器と、その逆を行う多重分離化器と
、８Ｍの多重化器からの信号と直接外からの８Ｍ信号を
選択するセレクタを有している。
重伝送装置は、入出力ＮＲＺ信号を符号化してユニポー
ラ信号にする符号化器と、符号化されたユニポーラ信号
を復号化する復号化器と、低次群入出力信号側にエラス
ティックメモリと２Ｍ ＮＲＺ信号４本を８ＭＮＲＺ
信号に多重化する多重化器と、その逆を行う多重分離化
器と、８Ｍ ＮＲＺ信号４本を３４Ｍ ＮＲＺ信号
に多重化する多重化器と、その逆を行う多重分離化器と
、８Ｍの多重化器からの信号と直接外からの８Ｍ信号を
選択するセレクタを有している。
【０００６】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の一実施例のＬＳＩのブロック図である
。１００は１個のＬＳＩを示す。このＬＳＩ中の８Ｍ
ＭＵＸ１〜４、１１〜１４は符号化された２Ｍ入力信
号を復号化する回路とエラスティックメモリと多重化回
路を含むブロック、８Ｍ ＩＮＦ５〜８、１５〜１８
は符号化された８Ｍ入力信号を復号化する回路とエラス
ティックメモリを含むブロック、セレクタＳＥＬ５〜８
、３１〜３４は８Ｍ ＭＵＸ１〜４からの８Ｍ Ｎ
ＲＺ信号と８Ｍ ＩＮＦ５〜８からの８Ｍ ＮＲＺ
信号とを選択するブロック、３４Ｍ ＭＵＸ３５は８
ＭＮＲＺ信号４本を多重化する回路と３４ＭＮＲＺデー
タを符号化する回路を含むブロック、３４Ｍ ＤＭＵ
Ｘ４５は符号化された３４Ｍ入力信号を復号化する回路
と３４Ｍ ＮＲＺデータを多重分離する回路を含むブ
ロック、スルーチャネル１０１〜１０４は３４Ｍ Ｄ
ＭＵＸブロックにて多重分離された８ＭＮＲＺデータチ
ャネルをスルーにて３４Ｍ ＭＵＸブロックに渡すチ
ャネル、セレクタＳＥＬ１〜４、４１〜４４は多重分離
された８Ｍ ＮＲＺデータを８ＭＤＭＵＸ１〜４ブロ
ックに渡すか８Ｍ ＩＮＦ１〜４ブロックに渡すかを
選択するブロック、８Ｍ ＤＭＵＸ１〜４、２１〜２
４は８ＭＮＲＺ信号を２Ｍ ＮＲＺ信号に多重分離す
る回路とエラスティックメモリと２Ｍ ＮＲＺ信号を
符号化して２Ｍ出力信号にする回路を含むブロック、８
Ｍ ＩＮＦ１〜４、２５〜２８は８Ｍ ＮＲＺ信号
を符号化して８Ｍ出力信号にする回路とエラスティック
メモリとを含むブロックである。そしてこれらのブロッ
クで１つのＬＳＩを形成している。
。図１は本発明の一実施例のＬＳＩのブロック図である
。１００は１個のＬＳＩを示す。このＬＳＩ中の８Ｍ
ＭＵＸ１〜４、１１〜１４は符号化された２Ｍ入力信
号を復号化する回路とエラスティックメモリと多重化回
路を含むブロック、８Ｍ ＩＮＦ５〜８、１５〜１８
は符号化された８Ｍ入力信号を復号化する回路とエラス
ティックメモリを含むブロック、セレクタＳＥＬ５〜８
、３１〜３４は８Ｍ ＭＵＸ１〜４からの８Ｍ Ｎ
ＲＺ信号と８Ｍ ＩＮＦ５〜８からの８Ｍ ＮＲＺ
信号とを選択するブロック、３４Ｍ ＭＵＸ３５は８
ＭＮＲＺ信号４本を多重化する回路と３４ＭＮＲＺデー
タを符号化する回路を含むブロック、３４Ｍ ＤＭＵ
Ｘ４５は符号化された３４Ｍ入力信号を復号化する回路
と３４Ｍ ＮＲＺデータを多重分離する回路を含むブ
ロック、スルーチャネル１０１〜１０４は３４Ｍ Ｄ
ＭＵＸブロックにて多重分離された８ＭＮＲＺデータチ
ャネルをスルーにて３４Ｍ ＭＵＸブロックに渡すチ
ャネル、セレクタＳＥＬ１〜４、４１〜４４は多重分離
された８Ｍ ＮＲＺデータを８ＭＤＭＵＸ１〜４ブロ
ックに渡すか８Ｍ ＩＮＦ１〜４ブロックに渡すかを
選択するブロック、８Ｍ ＤＭＵＸ１〜４、２１〜２
４は８ＭＮＲＺ信号を２Ｍ ＮＲＺ信号に多重分離す
る回路とエラスティックメモリと２Ｍ ＮＲＺ信号を
符号化して２Ｍ出力信号にする回路を含むブロック、８
Ｍ ＩＮＦ１〜４、２５〜２８は８Ｍ ＮＲＺ信号
を符号化して８Ｍ出力信号にする回路とエラスティック
メモリとを含むブロックである。そしてこれらのブロッ
クで１つのＬＳＩを形成している。
【０００７】符号化された２Ｍ入力信号が８Ｍ ＭＵ
Ｘブロック１１〜１４に入り、８Ｍに多重化されたＮＲ
Ｚデータはセレクタ３１〜３４に入る。このセレクタ３
１〜３４は符号化された８Ｍ入力信号が８Ｍ ＩＮＦ
ブロックに入り８ＭのＮＲＺデータとなったものと、さ
きほどの８Ｍに多重化されたＮＲＺデータとのどちらか
をを選択する。そして選ばれた方のデータが３４Ｍ
ＭＵＸブロック３５に入る。そしてこのブロック３５に
て３４Ｍ ＮＲＺデータとなり、符号化され３４Ｍ出
力信号となる。
Ｘブロック１１〜１４に入り、８Ｍに多重化されたＮＲ
Ｚデータはセレクタ３１〜３４に入る。このセレクタ３
１〜３４は符号化された８Ｍ入力信号が８Ｍ ＩＮＦ
ブロックに入り８ＭのＮＲＺデータとなったものと、さ
きほどの８Ｍに多重化されたＮＲＺデータとのどちらか
をを選択する。そして選ばれた方のデータが３４Ｍ
ＭＵＸブロック３５に入る。そしてこのブロック３５に
て３４Ｍ ＮＲＺデータとなり、符号化され３４Ｍ出
力信号となる。
【０００８】次に符号化された３４Ｍ入力信号は３４Ｍ
ＤＭＵＸブロック４５に入る。このブロック４５に
て復号化され、３４Ｍ ＮＲＺデータとなり、８ＭＮ
ＲＺデータに多重分離される。この際３４Ｍ ＤＭＵ
Ｘブロック４５のカウンタと３４Ｍ ＭＵＸブロック
３５のカウンタは同期して動くように設計され、８Ｍ
ＮＲＺデータがスルーチャネルとして３４Ｍ ＭＵ
Ｘブロックに送られるようになっている。
ＤＭＵＸブロック４５に入る。このブロック４５に
て復号化され、３４Ｍ ＮＲＺデータとなり、８ＭＮ
ＲＺデータに多重分離される。この際３４Ｍ ＤＭＵ
Ｘブロック４５のカウンタと３４Ｍ ＭＵＸブロック
３５のカウンタは同期して動くように設計され、８Ｍ
ＮＲＺデータがスルーチャネルとして３４Ｍ ＭＵ
Ｘブロックに送られるようになっている。
【０００９】前記多重分離された８Ｍ ＮＲＺデータ
はセレクタ４１〜４４に入り８Ｍ ＤＭＵＸブロック
２１〜２４に入るか、あるいは８Ｍ ＩＮＦブロック
２５〜２８を選択される。８Ｍ ＤＭＵＸブロック２
１〜２４に入ったデータは２Ｍ ＮＲＺデータに多重
分離され、符号化されて２Ｍ出力信号となる。また、８
Ｍ ＩＮＦブロック２５〜２８に入ったデータは符号
化されて８Ｍ出力信号となる。
はセレクタ４１〜４４に入り８Ｍ ＤＭＵＸブロック
２１〜２４に入るか、あるいは８Ｍ ＩＮＦブロック
２５〜２８を選択される。８Ｍ ＤＭＵＸブロック２
１〜２４に入ったデータは２Ｍ ＮＲＺデータに多重
分離され、符号化されて２Ｍ出力信号となる。また、８
Ｍ ＩＮＦブロック２５〜２８に入ったデータは符号
化されて８Ｍ出力信号となる。
【００１０】
【発明の効果】以上説明したように本発明は、１つのＬ
ＳＩにて２Ｍ，８Ｍ入力信号の多重化３４Ｍ入力信号の
多重分離化を行うので、ユニット構成が簡単であり、１
枚のユニットにて構成でき、装置も小さく、消費電力も
少く、８Ｍで簡単にインタフェースすることも可能とい
う効果を有する。
ＳＩにて２Ｍ，８Ｍ入力信号の多重化３４Ｍ入力信号の
多重分離化を行うので、ユニット構成が簡単であり、１
枚のユニットにて構成でき、装置も小さく、消費電力も
少く、８Ｍで簡単にインタフェースすることも可能とい
う効果を有する。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック図である。
【図２】従来のものの一例のブロック図である。
８Ｍ ＭＵＸ１〜４、１１〜１４ （符号化さ
れた２Ｍ入力信号を復号化する回路とエラスティックメ
モリと多重化回路を含む）ブロック ８Ｍ ＩＮＦ５〜８、１５〜１８ （符号化さ
れた８Ｍ入力信号を復号化する回路とエラスティックメ
モリを含む）ブロック セレクタＳＥＬ５〜８、３１〜３４ （８Ｍ
ＭＵＸ１〜４からの８ＭＮＲＺ信号と８Ｍ ＩＮＦ５
〜８からの８Ｍ ＮＲＺ信号とを選択する）ブロック
３４Ｍ ＭＵＸ３５ （８Ｍ ＮＲＺ信号４
本を多重化する回路と３４Ｍ ＮＲＺデータを符号化
する回路を含む）ブロック ３４Ｍ ＤＭＵＸ （符号化された３４Ｍ入力
信号を復号化する回路と３４ＭＮＲＺデータを多重分離
する回路を含む）ブロック スルーチャネル１〜４ （３４Ｍ ＤＭＵＸブ
ロックにて多重分離された８ＭＮＲＺデータチャネルを
スルーにて３４Ｍ ＭＵＸブロックに渡す）チャネル
セレクタＳＥＬ１〜４ （多重分離された８Ｍ
ＮＲＺデータを８ＭＤＭＵＸ１〜４ブロックに渡すか
８Ｍ ＩＮＦ１〜４ブロックに渡すかを選択する）ブ
ロック８Ｍ ＤＭＵＸ１〜４ （８ＭＮＲＺ信
号を２Ｍ ＮＲＺ信号に多重分離する回路とエラステ
ィックメモリと２Ｍ ＮＲＺ信号を符号化して２Ｍ出
力信号にする回路を含む）ブロック ８Ｍ ＩＮＦ１〜４ （８Ｍ ＮＲＺ信号を
符号化して８Ｍ出力信号にする回路とエラスティックメ
モリとを含む）ブロック
れた２Ｍ入力信号を復号化する回路とエラスティックメ
モリと多重化回路を含む）ブロック ８Ｍ ＩＮＦ５〜８、１５〜１８ （符号化さ
れた８Ｍ入力信号を復号化する回路とエラスティックメ
モリを含む）ブロック セレクタＳＥＬ５〜８、３１〜３４ （８Ｍ
ＭＵＸ１〜４からの８ＭＮＲＺ信号と８Ｍ ＩＮＦ５
〜８からの８Ｍ ＮＲＺ信号とを選択する）ブロック
３４Ｍ ＭＵＸ３５ （８Ｍ ＮＲＺ信号４
本を多重化する回路と３４Ｍ ＮＲＺデータを符号化
する回路を含む）ブロック ３４Ｍ ＤＭＵＸ （符号化された３４Ｍ入力
信号を復号化する回路と３４ＭＮＲＺデータを多重分離
する回路を含む）ブロック スルーチャネル１〜４ （３４Ｍ ＤＭＵＸブ
ロックにて多重分離された８ＭＮＲＺデータチャネルを
スルーにて３４Ｍ ＭＵＸブロックに渡す）チャネル
セレクタＳＥＬ１〜４ （多重分離された８Ｍ
ＮＲＺデータを８ＭＤＭＵＸ１〜４ブロックに渡すか
８Ｍ ＩＮＦ１〜４ブロックに渡すかを選択する）ブ
ロック８Ｍ ＤＭＵＸ１〜４ （８ＭＮＲＺ信
号を２Ｍ ＮＲＺ信号に多重分離する回路とエラステ
ィックメモリと２Ｍ ＮＲＺ信号を符号化して２Ｍ出
力信号にする回路を含む）ブロック ８Ｍ ＩＮＦ１〜４ （８Ｍ ＮＲＺ信号を
符号化して８Ｍ出力信号にする回路とエラスティックメ
モリとを含む）ブロック
Claims (3)
- 【請求項１】 入出力ＮＲＺ信号を符号化してユニポ
ーラ信号にする符号化器と、符号化されたユニポーラ信
号をＮＲＺ信号に復号化する復号化器と、低次群入出力
信号側にエラスティックメモリと２Ｍ ＮＲＺ信号４
本を８Ｍ ＮＲＺに多重化する多重化器と、その逆を
行う多重分離化器と、８Ｍ ＮＲＺ信号４本を３４Ｍ
ＮＲＺ信号に多重化する多重化器と、その逆を行う
多重分離化器と、８Ｍの多重化器からの信号と直接外か
らの８Ｍ信号を選択するセレクタとを有することを特徴
とする非同期時分割多重伝送装置。 - 【請求項２】 符号化された２Ｍ入力信号を復号化す
る回路とエラスティックメモリと多重化回路を含む第１
のブロックと、符号化された８Ｍ入力信号を復号化する
回路とエラスティックメモリを含む第２のブロックと、
前記第１のブロックからの８Ｍ ＮＲＺ信号と第２の
ブロックからの８Ｍ ＮＲＺ信号とを選択する第３の
ブロックと、８Ｍ ＮＲＺ信号４本を多重化する回路
と３４Ｍ ＮＲＺデータを符号化する回路を含む第４
のブロックと、符号化された３４Ｍ入力信号を復号化す
る回路と３４Ｍ ＮＲＺデータを多重分離する回路を
含む第５のブロックと、該第５のブロックにて多重分離
された８Ｍ ＮＲＺデータチャネルをスルーにて前記
第４のブロックに渡すチャネルと、多重分離された８Ｍ
ＮＲＺデータを第１又は第２の線路に選択的に送出
する第５のブロックと、前記第１の線路から８Ｍ Ｎ
ＲＺ信号を受けるとこれを２Ｍ ＮＲＺ信号に多重分
離する回路とエラスティックメモリと２Ｍ ＮＲＺ信
号を符号化して２Ｍ出力信号にする回路を含む第７のブ
ロックと、前記第２の線路から８Ｍ ＮＲＺ信号を受
けるとこれを符号化して８Ｍ出力信号にする回路とエラ
スティックメモリとを含む第８のブロックとを含むこと
を特徴とする請求項１の非同期時分割多重伝送装置。 - 【請求項３】 各構成素子を１つのＬＳＩに搭載した
請求項１又は請求項２の非同期時分割多重伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8590691A JPH04299623A (ja) | 1991-03-27 | 1991-03-27 | 非同期時分割多重伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8590691A JPH04299623A (ja) | 1991-03-27 | 1991-03-27 | 非同期時分割多重伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04299623A true JPH04299623A (ja) | 1992-10-22 |
Family
ID=13871882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8590691A Pending JPH04299623A (ja) | 1991-03-27 | 1991-03-27 | 非同期時分割多重伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04299623A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008131392A (ja) * | 2006-11-21 | 2008-06-05 | Nippon Telegr & Teleph Corp <Ntt> | 信号分離回路および方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5197317A (ja) * | 1975-02-24 | 1976-08-26 | ||
| JPH0199357A (ja) * | 1987-10-12 | 1989-04-18 | Tokyo Electric Power Co Inc:The | ディジタル中継線のチャネル割当方式 |
-
1991
- 1991-03-27 JP JP8590691A patent/JPH04299623A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5197317A (ja) * | 1975-02-24 | 1976-08-26 | ||
| JPH0199357A (ja) * | 1987-10-12 | 1989-04-18 | Tokyo Electric Power Co Inc:The | ディジタル中継線のチャネル割当方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008131392A (ja) * | 2006-11-21 | 2008-06-05 | Nippon Telegr & Teleph Corp <Ntt> | 信号分離回路および方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971119 |