JPH0429991B2 - - Google Patents
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- JPH0429991B2 JPH0429991B2 JP57140312A JP14031282A JPH0429991B2 JP H0429991 B2 JPH0429991 B2 JP H0429991B2 JP 57140312 A JP57140312 A JP 57140312A JP 14031282 A JP14031282 A JP 14031282A JP H0429991 B2 JPH0429991 B2 JP H0429991B2
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- JP
- Japan
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- signal
- tester
- memory
- input
- clock signal
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- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 37
- 238000012360 testing method Methods 0.000 claims description 28
- 230000003111 delayed effect Effects 0.000 claims description 11
- 230000010355 oscillation Effects 0.000 claims description 6
- 230000006870 function Effects 0.000 description 4
- 238000010998 test method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31937—Timing aspects, e.g. measuring propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体集積回路（IC）によつて構成
されるICメモリ素子の動作機能試験に係り、特
にスタテツク形RAMICメモリの書込み読出し試
験装置の改良に関する。
されるICメモリ素子の動作機能試験に係り、特
にスタテツク形RAMICメモリの書込み読出し試
験装置の改良に関する。
(b) 技術の背景
ICメモリは半導体技術とくに集積化技術の発
達に伴いICメモリの大容量化が進んでいる。そ
のためICメモリの動作機能試験に要する工数が
増大するので出来る限り効率の高い試験方法が必
要である。
達に伴いICメモリの大容量化が進んでいる。そ
のためICメモリの動作機能試験に要する工数が
増大するので出来る限り効率の高い試験方法が必
要である。
(c) 従来技術と問題点
従来のICメモリにおける動作機能試験はICメ
モリの仕様動作範囲における正常動作機能を保証
するために行うがその１つである書込み／読出し
試験装置について第１図のブロツク図および第２
図のタイムチヤートを参照しつゝ説明する。第図
において１は試験器、２は被試験体となるICメ
モリ素子、３はアドレスAφ〜ｎ、チツプセレク
ト、ライトイネーブル、アウトイネーブル
OEおよびデータ入出力Ｉ／O1〜ｐ等よりなる入
出力信号線である。
モリの仕様動作範囲における正常動作機能を保証
するために行うがその１つである書込み／読出し
試験装置について第１図のブロツク図および第２
図のタイムチヤートを参照しつゝ説明する。第図
において１は試験器、２は被試験体となるICメ
モリ素子、３はアドレスAφ〜ｎ、チツプセレク
ト、ライトイネーブル、アウトイネーブル
OEおよびデータ入出力Ｉ／O1〜ｐ等よりなる入
出力信号線である。
第２図においてａはクロツク信号、ｂはアドレ
ス信号、ｃは信号、ｄは信号、ｅは入力デ
ータ、ｆは信号およびｇは出力データである。
ス信号、ｃは信号、ｄは信号、ｅは入力デ
ータ、ｆは信号およびｇは出力データである。
図中のtoは１サイクルを示し一例として250ns
である。
である。
従来の試験方法においては試験器１より接続線
３を介してICメモリ素子２の各Aφ〜ｎにアクセ
スし、，およびの制御各信号とＩ／O1
〜ｐにより一定のデータパターンを書込み次サイ
クルで読出す。書込み、読出し試験（Ｗ−Ｒテス
ト）では接続線３を介してＩ／O1〜ｐより試験
器１に送出し、試験器１ではICメモリ素子２に
書込んだ原入力データを読出し信号による出力デ
ータと照合して両データの一致を得ることにより
正常動作としていた。しかしICメモリ素子２に
はこれを構成する図示省略したがメモリセルに稀
な欠陥があつてメモリセルを構成するトランジス
タ素子のバランスが悪く、何れかに偏つて保持し
易いため、データの保持能力が悪い部分やアドレ
ス誤動作となる場合が存在する。このように記憶
保持能力の弱いメモリセルを内部に有するICメ
モリ素子は従来のＷ−Ｒテストによる試験方法で
発見し難い欠陥となり、通常の試験方法では良品
として通過し、装置内に組込まれた後で間欠エラ
ーとなる欠点を有していた。これはICメモリ素
子を搭載したプリント配線板や装置ではICメモ
リ素子へ印加される入力信号系の遅延時間差（論
理回路段数の差）又は、その取付、実装位置によ
つて各入力信号にそれぞれ微妙な遅延時間の差を
伴うので各入力信号に各種のスキユーが生じる。
しかし従来のICメモリ試験装置では一定のタイ
ミングで与えられ各入力信号は出来るだけスキユ
ーを少くするように試験器１が調整されているた
め各入力信号間のスキユーに起因する誤動作を発
見することが困難であつたがICメモリの高密度
化および高速度化に伴い、ICメモリがスキユー
によつて誤りを発生する傾向を示しており、IC
メモリのスキユーについての試験方法を強化する
ことが望ましい。
３を介してICメモリ素子２の各Aφ〜ｎにアクセ
スし、，およびの制御各信号とＩ／O1
〜ｐにより一定のデータパターンを書込み次サイ
クルで読出す。書込み、読出し試験（Ｗ−Ｒテス
ト）では接続線３を介してＩ／O1〜ｐより試験
器１に送出し、試験器１ではICメモリ素子２に
書込んだ原入力データを読出し信号による出力デ
ータと照合して両データの一致を得ることにより
正常動作としていた。しかしICメモリ素子２に
はこれを構成する図示省略したがメモリセルに稀
な欠陥があつてメモリセルを構成するトランジス
タ素子のバランスが悪く、何れかに偏つて保持し
易いため、データの保持能力が悪い部分やアドレ
ス誤動作となる場合が存在する。このように記憶
保持能力の弱いメモリセルを内部に有するICメ
モリ素子は従来のＷ−Ｒテストによる試験方法で
発見し難い欠陥となり、通常の試験方法では良品
として通過し、装置内に組込まれた後で間欠エラ
ーとなる欠点を有していた。これはICメモリ素
子を搭載したプリント配線板や装置ではICメモ
リ素子へ印加される入力信号系の遅延時間差（論
理回路段数の差）又は、その取付、実装位置によ
つて各入力信号にそれぞれ微妙な遅延時間の差を
伴うので各入力信号に各種のスキユーが生じる。
しかし従来のICメモリ試験装置では一定のタイ
ミングで与えられ各入力信号は出来るだけスキユ
ーを少くするように試験器１が調整されているた
め各入力信号間のスキユーに起因する誤動作を発
見することが困難であつたがICメモリの高密度
化および高速度化に伴い、ICメモリがスキユー
によつて誤りを発生する傾向を示しており、IC
メモリのスキユーについての試験方法を強化する
ことが望ましい。
(d) 発明の目的
本発明の目的は上記の欠点を除去するため、従
来の試験サイクルと同じサイクルに前記被試験体
のICメモリにおける試験器よりの入力信号相互
間にすべての組合せを含んだ任意の同期形スキユ
ーを印加する事を可能としたICメモリの試験装
置を提供しようとするものである。
来の試験サイクルと同じサイクルに前記被試験体
のICメモリにおける試験器よりの入力信号相互
間にすべての組合せを含んだ任意の同期形スキユ
ーを印加する事を可能としたICメモリの試験装
置を提供しようとするものである。
(e) 発明の構成
この目的は試験器のクロツク信号繰返し周期よ
り早い周波数を有する非同期の発振器、複数のフ
リツプフロツプを継続接続し該クロツク信号に同
期して該発振周波数を１サイクルおよび／または
複数サイクル刻みの遅延時間を有する複数の遅延
信号発生手段、該クロツク信号により歩進するｎ
組のｍビツト計数器によるｍ×ｎビツトの出力信
号を任意に組合せて得るｐ組ｑビツトの変数列生
成手段、該遅延信号をｑビツトの変数列に従つて
選択するｐ個の選択器手段および該選択器の出力
信号に従つて試験器より被試験体のICメモリへ
送出するアドレス、データ入力およびチツプセレ
クト等各入力信号の切換動作を行う複数のフリツ
プフロツプを備えてなり、試験器のクロツク信号
毎に変数列生成手段の出力信号における組合せに
従つて該遅延信号を選択し、試験器より該被試験
体のICメモリへの前記各入力信号に異なるスキ
ユーを印加することを特徴とするICメモリ試験
装置を提供することによつて達成することが出来
る。
り早い周波数を有する非同期の発振器、複数のフ
リツプフロツプを継続接続し該クロツク信号に同
期して該発振周波数を１サイクルおよび／または
複数サイクル刻みの遅延時間を有する複数の遅延
信号発生手段、該クロツク信号により歩進するｎ
組のｍビツト計数器によるｍ×ｎビツトの出力信
号を任意に組合せて得るｐ組ｑビツトの変数列生
成手段、該遅延信号をｑビツトの変数列に従つて
選択するｐ個の選択器手段および該選択器の出力
信号に従つて試験器より被試験体のICメモリへ
送出するアドレス、データ入力およびチツプセレ
クト等各入力信号の切換動作を行う複数のフリツ
プフロツプを備えてなり、試験器のクロツク信号
毎に変数列生成手段の出力信号における組合せに
従つて該遅延信号を選択し、試験器より該被試験
体のICメモリへの前記各入力信号に異なるスキ
ユーを印加することを特徴とするICメモリ試験
装置を提供することによつて達成することが出来
る。
(f) 発明の実施例
以下本発明の一実施例について図面を参照し
つゝ説明する。
つゝ説明する。
第３図は本発明の一実施例におけるICメモリ
試験装置によるブロツク図、第４図はそのタイム
チヤートである。
試験装置によるブロツク図、第４図はそのタイム
チヤートである。
図において１は試験器、３ａはクロツク信号、
３ｂはアドレス入力信号Aφ〜７、４1〜8はＤタイ
プフリツプフロツプ（FF）、５は発振器（OSC）、
６は４ビツト計数器、７は８入力１出力の選択器
および８はＤタイプフリツプフロツプ（FF）で
ある。
３ｂはアドレス入力信号Aφ〜７、４1〜8はＤタイ
プフリツプフロツプ（FF）、５は発振器（OSC）、
６は４ビツト計数器、７は８入力１出力の選択器
および８はＤタイプフリツプフロツプ（FF）で
ある。
試験器１は第３図においては１サイクルto毎に
クロツク信号３ａ、アドレス情報Aφ〜７につい
て表示したがこの他直接被試験体の入力端子に図
示省略した従来同様のチツプセレクト、ライ
トイネーブル、アウトイネーブルおよび
データ出力Ｉ／O1〜ｐを送出、またはデータ入
力Ｉ／O1〜ｐを受信して被試験体を書込み／読
取りの動作機能試験を行うものとする。
クロツク信号３ａ、アドレス情報Aφ〜７につい
て表示したがこの他直接被試験体の入力端子に図
示省略した従来同様のチツプセレクト、ライ
トイネーブル、アウトイネーブルおよび
データ出力Ｉ／O1〜ｐを送出、またはデータ入
力Ｉ／O1〜ｐを受信して被試験体を書込み／読
取りの動作機能試験を行うものとする。
図に示すFF４1〜8こゝでは８種類の遅延パルス
を発生するためクロツク信号３ａにより並列同時
にリセツトする。初段の出力端子Ｑは次段のＤ入
力端子に接続し、更に次段の出力端子Ｑは次々段
のＤ入力端子へ…と順に縦続接続されており、且
各FF４1〜8のクロツク端子CLKにOSC５より並列
に発振周波数を入力されるので前段よりＤ入力端
子に高レベルが与えられたFF４は次のタイミン
グによる該発振周波数の高レベルが入力されると
出力端子Ｑが低レベルから高レベルに転位し、第
４図ｃ〜ｊに示すように順に８種類の遅延信号を
送出する。尚初段のFF４−1は、クロツク信号３
ａが与えられたときに最終段FF４-8の出力端子
Ｑに発生する立上りによる高レベルをＤ入力端子
に与えてセツトする。従つてFF４1〜8による複数
の遅延信号こゝでは８個の遅延信号はクロツク信
号によつてリセツトされた後OSC５の発振周波
数によつて順に１サイクルまたは複数サイクル遅
れの遅延信号群となり、８個よりなる遅延信号群
はMPX７にそれぞれ並列に送出される。一方６
個の計数器６はリセツト動作を伴わないので不定
の置数状態よりクロツク信号３ａを受信する毎に
歩進して各４ビツトの計数結果を出力する。
を発生するためクロツク信号３ａにより並列同時
にリセツトする。初段の出力端子Ｑは次段のＤ入
力端子に接続し、更に次段の出力端子Ｑは次々段
のＤ入力端子へ…と順に縦続接続されており、且
各FF４1〜8のクロツク端子CLKにOSC５より並列
に発振周波数を入力されるので前段よりＤ入力端
子に高レベルが与えられたFF４は次のタイミン
グによる該発振周波数の高レベルが入力されると
出力端子Ｑが低レベルから高レベルに転位し、第
４図ｃ〜ｊに示すように順に８種類の遅延信号を
送出する。尚初段のFF４−1は、クロツク信号３
ａが与えられたときに最終段FF４-8の出力端子
Ｑに発生する立上りによる高レベルをＤ入力端子
に与えてセツトする。従つてFF４1〜8による複数
の遅延信号こゝでは８個の遅延信号はクロツク信
号によつてリセツトされた後OSC５の発振周波
数によつて順に１サイクルまたは複数サイクル遅
れの遅延信号群となり、８個よりなる遅延信号群
はMPX７にそれぞれ並列に送出される。一方６
個の計数器６はリセツト動作を伴わないので不定
の置数状態よりクロツク信号３ａを受信する毎に
歩進して各４ビツトの計数結果を出力する。
この合計24ビツトを任意の組合せ３ビツトより
なる８組の数字列を構成すれば８組の数字列は１
クロツク信号３ａ毎に内容の異なる変数が得られ
て簡易な乱数列となる。この３ビツト８組の数字
列はMPX７の選択信号として送出する。
なる８組の数字列を構成すれば８組の数字列は１
クロツク信号３ａ毎に内容の異なる変数が得られ
て簡易な乱数列となる。この３ビツト８組の数字
列はMPX７の選択信号として送出する。
図示省略したが計数器６は更に他の出力端子例
えばキヤリイ出力を他の計数器に入力して複数ク
ロツク毎に別の歩進を行わせても良い。
えばキヤリイ出力を他の計数器に入力して複数ク
ロツク毎に別の歩進を行わせても良い。
また３ビツト×８組を24ビツトより得たがこの
組合せは本発明を制約するものではなく、より多
くの例えば32ビツトより得てもあるいは一部を重
複して組合せてもよい。
組合せは本発明を制約するものではなく、より多
くの例えば32ビツトより得てもあるいは一部を重
複して組合せてもよい。
１クロツク信号３ａ毎に３ビツトの変数列を入
力される８個のMPX７はFF４1〜8より受信する
遅延信号群の中から変数列に従つてその１遅延信
号を対応するFF８のクロツク端子に入力すれば
試験器１よりアドレス情報がクロツク信号３ａに
同期して各Ｄ端子にセツトされているのでその内
容を出力端子Ｑに出力し、次のクロツク信号３ａ
によるアドレス情報をＤ端子に与えられて待機
し、再びクロツク端子CLKに入力される次サイ
クルの遅延信号による切換動作まで出力内容を保
持する。
力される８個のMPX７はFF４1〜8より受信する
遅延信号群の中から変数列に従つてその１遅延信
号を対応するFF８のクロツク端子に入力すれば
試験器１よりアドレス情報がクロツク信号３ａに
同期して各Ｄ端子にセツトされているのでその内
容を出力端子Ｑに出力し、次のクロツク信号３ａ
によるアドレス情報をＤ端子に与えられて待機
し、再びクロツク端子CLKに入力される次サイ
クルの遅延信号による切換動作まで出力内容を保
持する。
従つて各FF８は１サイクル毎に対応するMPX
７の選択する遅延信号に従うタイミングで次サイ
クルのアドレス情報と切換わる従来のそれと比較
してスキユーが印加された新アドレス情報Aφ〜
７を送出する。以上のように新アドレス情報にス
キユーを印加して被試験体のメモリ素子に送出す
れば１サイクルto毎にOSC５の発振周波数に同期
した１サイクルおよび／または複数サイクル刻み
８種の中よりすべての組合せを書込み、、読取り
動作において順不定に与える結果となる。
７の選択する遅延信号に従うタイミングで次サイ
クルのアドレス情報と切換わる従来のそれと比較
してスキユーが印加された新アドレス情報Aφ〜
７を送出する。以上のように新アドレス情報にス
キユーを印加して被試験体のメモリ素子に送出す
れば１サイクルto毎にOSC５の発振周波数に同期
した１サイクルおよび／または複数サイクル刻み
８種の中よりすべての組合せを書込み、、読取り
動作において順不定に与える結果となる。
またOSC５の発振周波数を調整すればスキユ
ーの幅を任意に変更する事が出来る。以上はアド
レス情報を例に説明したが他のあるいはデー
タ入力Ｉ／O1〜ｐにも適用して同様の効果が得
られることはいう迄もない。
ーの幅を任意に変更する事が出来る。以上はアド
レス情報を例に説明したが他のあるいはデー
タ入力Ｉ／O1〜ｐにも適用して同様の効果が得
られることはいう迄もない。
(g) 発明の効果
以上説明したように本発明によれば従来ICメ
モリの試験において適用出来なかつた被試験体へ
の各入力信号について変化のある複数のスキユー
を従来の動作機能試験と同一サイクルで印加する
ことが出来るので試験工数を増大することなくス
キユーに起因する誤動作を容易に発見出来るよう
になるので有用である。
モリの試験において適用出来なかつた被試験体へ
の各入力信号について変化のある複数のスキユー
を従来の動作機能試験と同一サイクルで印加する
ことが出来るので試験工数を増大することなくス
キユーに起因する誤動作を容易に発見出来るよう
になるので有用である。
第１図は従来におけるICメモリの試験装置に
よるブロツク図、第２図はそのタイムチヤート、
第３図は本発明の一実施例におけるICメモリの
試験装置によるブロツク図および第４図はそのタ
イムチヤートを示す。 図において１は試験器、４および８はＤタイプ
フリツプフロツプ、５は発振器、６は計数器およ
び７は選択器である。
よるブロツク図、第２図はそのタイムチヤート、
第３図は本発明の一実施例におけるICメモリの
試験装置によるブロツク図および第４図はそのタ
イムチヤートを示す。 図において１は試験器、４および８はＤタイプ
フリツプフロツプ、５は発振器、６は計数器およ
び７は選択器である。
Claims (1)
- １ 試験器のクロツク信号繰返し周期より早い周
波数を有する非同期の発振器、複数のフリツプフ
ロツプを継続接続し該クロツク信号に同期して該
発振周波数を１サイクルおよび／または複数サイ
クル刻みの遅延時間を有する複数の遅延信号発生
手段、該クロツク信号により歩進するｎ組のｍビ
ツト計数器によるｍ×ｎビツトの出力信号を任意
に組合せて得るｐ組ｑビツトの変数列生成手段、
該遅延信号をｑビツトの変数列に従つて選択する
ｐ個の選択器手段および該選択器の出力信号に従
つて試験器より被試験体のICメモリへ送出する
アドレス、データ入力およびチツプセレクト等各
入力信号の切換動作を行う複数のフリツプフロツ
プを備えてなり、試験器のクロツク信号毎に変数
列生成手段の出力信号における組合せに従つて該
遅延信号を選択し、試験器より該被試験体ICメ
モリへの前記各入力信号に異なるスキユーを印加
することを特徴とするICメモリ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140312A JPS5930072A (ja) | 1982-08-12 | 1982-08-12 | Ｉｃメモリ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140312A JPS5930072A (ja) | 1982-08-12 | 1982-08-12 | Ｉｃメモリ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5930072A JPS5930072A (ja) | 1984-02-17 |
| JPH0429991B2 true JPH0429991B2 (ja) | 1992-05-20 |
Family
ID=15265863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57140312A Granted JPS5930072A (ja) | 1982-08-12 | 1982-08-12 | Ｉｃメモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5930072A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62100274A (ja) * | 1985-10-29 | 1987-05-09 | Freunt Ind Co Ltd | 食品の保存法と食品保存用具 |
| JPS62155071A (ja) * | 1985-12-24 | 1987-07-10 | 陳 森義 | 食品用防腐剤及びこの防腐剤を使用した食品の保存方法 |
-
1982
- 1982-08-12 JP JP57140312A patent/JPS5930072A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5930072A (ja) | 1984-02-17 |
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