JPH04301295A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はバイポーラトランジスタ
を用いたＥＣＬ，ＣＭＬ等のスタティック型半導体記憶
装置（以下、ＳＲＡＭという）のワード線放電回路に関
する。

【０００２】

【従来の技術】一般にＳＲＡＭにおいては、１行分のメ
モリセルが１本のワード線と１本のホールド線との間に
並列に接続され、各メモリセルの記憶状態すなわちフリ
ップフロップの状態を保持するために、ワード線からメ
モリセルを経てホールド線へ、ホールド電流が流れてい
る。

【０００３】このようなワード線の選択はワードドライ
バによってワード線電位を押し上げることによって行わ
れており、この場合、ワードドライバはエミッタフォロ
アであるので、ワード線の非選択状態から選択状態への
変化時間、すなわち、ワード線の立ち上がり時間は比較
的短い。これに対し、ワード線の選択状態から非選択状
態への変化時間、すなわちワード線の立ち下がり時間は
、ワード線の寄生容量に蓄積された電荷量とホールド電
流の大きさとに依存する。これとは、エミッタフォロア
トランジスタが立ち下がり時にカットオフするためであ
る。図５は放電回路を設けていないＳＲＡＭのワード線
上の電圧波形を示しており、電圧の立ち下がり直後から
降下速度は小さい。

【０００４】ところで、ＳＲＡＭにおけるワード線の立
ち上がりおよび立ち下がり特性は、メモリのアクセスタ
イムの相当部分を占めるのみならず、動作サイクルをも
規定する。従ってホールド電流を増大させずに立ち下が
り特性を改善する努力が払われている。

【０００５】近年、ＳＲＡＭは上述のワード線の立ち下
がりを速めるために、図３に示すように、選択されたワ
ード線に集中的に放電電流を流し、すなわち正規のホー
ルド電流（Ｉ１０１，Ｉ１０２）に加えて別の放電電流
（Ｉ１０３）を流す回路を設置しているのが一般的であ
る。

【０００６】しかしながら、この回路構成では選択から
非選択に向かうワード線が非選択から選択へと向かうワ
ード線の電位より低くなった時点で、共通電流源Ｉ１０
３への電流は前者のワード線から後者のワード線へと切
り替わるため、図６に示すよう非選択ワード線の電位降
下は立ち下がりの途中（時刻ｔ１）から非常に遅くなる
。

【０００７】上記従来例の欠点を改良したのが図４に示
す放電回路であり、メモリセル各行にはダーリントン接
続されたバイポーラトランジスタＱ１０５〜Ｑ１０８に
キャパシタＣ１０１，Ｃ１０２と抵抗体Ｒ１０１〜Ｒ１
０４を付随させ、ワード線の電圧は時定数Ｒ×Ｃで決ま
る時間だけ遅れて、電流源Ｉ１０６への電流パスが変わ
る。

【０００８】従って、図４の従来例では、ワード線電圧
が充分立ち下がるまで、放電電流が流れ続ける。図４に
示した従来例のワード線上の電圧波形は図７に示すよう
に立ち下がり時間の改善が図られている。

【０００９】

【発明が解決しようとする課題】しかしながら、図４に
示すようなＳＲＡＭであっても、最近の超高速性を追求
するＳＲＡＭにおいては、ワード線の立ち下がり波形は
依然として満足されるものではない。

【００１０】図４に示す遅延化放電回路では、時定数Ｒ
×Ｃで決まる時刻以降は電流源Ｉ１０６に流れる電流を
結局選択ワード線から供給するので、非選択へ移行する
ワード線の立ち下がり波形は、低電位レベルに到達する
前（時刻ｔ２）から弛やかになってしまう。かかる特性
は時定数を増加すれば改善されるものの時定数を大きく
し過ぎると、選択ワード線の高電位状態が必要以上に維
持されて、次の動作サイクルに移れなくなり、メモリセ
ルの二重選択などの事態が発生するという問題点があっ
た。

【００１１】

【課題を解決するための手段】本発明の要旨は、ワード
線と、ホールド線と、ワード線とホールド線との間に接
続されたスタティック型メモリセルと、メモリセルの非
選択時にはメモリセルに記憶されたデータビットを保持
するためワード線を第１レベルに維持してホールド電流
を供給しメモリセルの選択時にはワード線を第２レベル
に移行させてアクセスを許容するワード線ドライバユニ
ットとを備えた半導体記憶装置において、上記ワード線
ドライバユニットはアドレスデコード信号に応答して選
択時に出力信号を発生するワードドライバ回路と、該ワ
ードドライバ回路の出力信号に応答してワード線を第１
レベルから第２レベルに移行させるエミッタフォロアト
ランジスタと、ワード線と放電線との間に介在する第１
バイポーラトランジスタと該第１バイポーラトランジス
タのベースに接続された容量素子を有し選択から非選択
への移行時に出力信号の反転信号が容量素子に供給され
ると第１バイポーラトランジスタを所定時間オンさせ、
ワード線を放電線に接続させる放電回路とを備えたこと
である。

【００１２】

【発明の作用】ワード線を選択状態から非選択状態に切
り換えると放電回路は反転信号に応答してワード線を所
定時間の間だけ放電線に接続させ、ワード線を急速に第
２レベルから第１レベルに復帰させる。

【００１３】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。

【００１４】図１は本発明の第１実施例に係るスタティ
ック型半導体記憶装置におけるワード線駆動回路付近を
示す回路図である。図１において、１０はアドレスデコ
ーダ回路であり、１１ａ，１１ｂはワードドライバ回路
である。すなわち、複数行配列されたメモリセル３０〜
３３の中から、１行のみを選択する。例えば、デコーダ
回路１０がメモリセル３０，３１の行を指定するとワー
ドドライバ回路１１ａが出力線１２のみを高電位とし、
出力線１４を含む他のドライバ回路１１ｂは低電位の状
態に留まる。

【００１５】従って、高電位の出力線１２を入力とする
エミッタフォロアトランジスタＱ６はワード線ＷＬ１、
ホールド線ＨＬ１を指定し、ワード線ＷＬ１を高電位状
態にする。一方、低電位の出力線１４はワード線ＷＬ１
１、ホールド線ＨＬ１１を非選択状態に保ち、ワード線
ＷＬ１１を低電位状態にする。

【００１６】ここでワード線ＷＬ１が選択された状態か
ら、ワード線ＷＬ１１が選択へと移行する際の動作を考
える。

【００１７】ドライバ回路１１ａの出力線１２が高電位
から低電位へと推移し始めると同時に、別のドライバ回
路１１ｂの出力線１４が低電位から高電位へと推移し始
める。従って、エミッタフォロアトランジスタＱ１６は
、それまでのホールド電流の供給に加えて、ワード線Ｗ
Ｌ１１の寄生容量を充電しながら、ＷＬ１１を高電位へ
導こうとする。

【００１８】これに対してエミッタフォロアトランジス
タＱ６はベース信号の低下と共にカットオフしようとす
るが、ワード線ＷＬ１の寄生容量を放電せねばならず、
ホールド電流だけでは充分ではない。

【００１９】しかしながら、本実施例では、放電用トラ
ンジスタＱ７が寄生容量の放電を助ける。すなわち、ド
ライバ回路１１ａの出力線１２が低電位へ移行を開始す
ると同時に、その反転信号である出力線１３は高電位へ
変化する。その結果、出力線１３は容量Ｃ１を介して放
電トランジスタＱ７のベース電位を一瞬上昇させること
により、放電トランジスタＱ７が導通状態となり、前述
したワード線ＷＬ１の寄生容量の放電経路を形成するこ
とができる。従って、ワード線ＷＬ１のレベルを高電位
から一瞬にして低電位へと変化せしめることができ、図
８に示すように本実施例のワード線立ち下がり波形は極
めてシャープである。なお、トランジスタＱ７は時定数
Ｒ×Ｃで決まる時間のみ導通状態となるので、定常的に
は電力を消費しない。

【００２０】バイポーラトランジスタＱ７と容量素子Ｃ
１（またはＱ１７とＣ１１）は放電回路１０１（１０２
）を構成し、放電回路１０１，１０２とワードドライバ
回路１１ａ，１１ｂはワード線ドライバユニット１０３
を構成する。

【００２１】図２は本発明の第２実施例に係るワード線
駆動回路付近を示す回路図である。第１実施例では、ワ
ード線にのみ放電回路を接続しているが、選択から非選
択へ移行の際に、ワード線のみが急激に立ち下がってホ
ールド線の立ち下がりが遅れると、メモリセル内のホー
ルド電圧が圧縮され、ホールド機能を失うことにもなり
かねない。これを補正するために、前記ワード線放電回
路と同機能を有する放電トランジスタＱ５３，Ｑ５６を
ホールド線ＨＬ５１，ＨＬ５２にも設置したものである
。その結果、ワード線とホールド線が共にシャープに立
ち下がる。

【００２２】なお、いずれの実施例であっても、容量結
合の接続点が、ワードドライバ駆動信号端子とは異なる
反転信号端子であるので、容量を接続したことより、ワ
ードドライバ信号自身が悪影響されることはない。

【００２３】上記第２実施例ではバイポーラトランジス
タＱ５２，Ｑ５３と容量素子Ｃ５０（及び／またはバイ
ポーラトランジスタＱ５５，Ｑ５６と容量素子Ｃ５１）
は放電回路２０１を構成する。

【００２４】

【発明の効果】以上説明したように本発明は、ワードド
ライバ駆動信号の反転信号を用い、容量結合し入力され
たトランジスタを、選択から非選択へ変化するときのみ
導通させることにより、ワード線やホールド線の寄生容
量に蓄積された電荷を瞬時に放電させ、ワード線やホー
ルド線の立ち下がりを急峻とし、アクセスタイムの短縮
や動作サイクルの高速化に極めて貢献できるという効果
を有する。

【図面の簡単な説明】

【図１】本発明の第１実施例によるスタティック型記憶
回路を示す要部回路図である。

【図２】本発明の第２実施例を示す回路図である。

【図３】従来のワード線駆動回路を示す回路図である。

【図４】従来の遅延放電型ワード線駆動回路の回路図で
ある。

【図５】放電回路の設けられていない従来例のワード線
の波形図である。

【図６】図３の従来例のワード線の波形図である。

【図７】図４の従来例のワード線の波形図である。

【図８】第１実施例のワード線の波形図である。

【符号の説明】

１０，５１　　　　デコーダ回路 １１，５２，５３　　　　ワードドライバ論理回路ＶＲ
１　　　　　　　　基準電圧 ＶＣＳ　　　　　　　　定電流源基準電圧Ｑ１〜Ｑ１０
８　　　　トランジスタ Ｒ１〜Ｒ１０４　　　　抵抗 １６，１８，６１，６３，１０１，１０３，１０５，１
０７　　　　ワード線 １７，１９，６２，６４，１０２，１０４，１０６，１
０８　　　　ホールド線 ２０〜２３，６５〜６８　　　　ディジット線３０〜３
３，７０〜７３　　　　メモリセルＩ１０１〜Ｉ１０７
　　　　定電流源 ＶＥＥ　　　　電流 Ｄ１０１〜Ｄ１０２　　　　ダイオード１０１，１０２
，２０１　　放電回路 １０３　　ワード線ドライバユニット

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　ワード線と、ホールド線と、ワード線
   とホールド線との間に接続されたスタティック型メモリ
   セルと、メモリセルの非選択時にはメモリセルに記憶さ
   れたデータビットを保持するためワード線を第１レベル
   に維持してホールド電流を供給しメモリセルの選択時に
   はワード線を第２レベルに移行させてアクセスを許容す
   るワード線ドライバユニットとを備えた半導体記憶装置
   において、上記ワード線ドライバユニットはアドレスデ
   コード信号に応答して選択時に出力信号を発生するワー
   ドドライバ回路と、該ワードドライバ回路の出力信号に
   応答してワード線を第１レベルから第２レベルに移行さ
   せるエミッタフォロアトランジスタと、ワード線と放電
   線との間に介在する第１バイポーラトランジスタと該第
   １バイポーラトランジスタのベースに接続された容量素
   子を有し選択から非選択への移行時に出力信号の反転信
   号が容量素子に供給されると第１バイポーラトランジス
   タを所定時間オンさせ、ワード線を放電線に接続させる
   放電回路とを備えたことを特徴とする半導体記憶装置。
2. 【請求項２】上記放電回路はホールド線と放電線との間
   に介在しベースが上記容量素子に接続された第２バイポ
   ーラトランジスタを更に有する請求項１記載の半導体記
   憶装置。