JPH04301941A - データ受信機のためのデータサンプリングクロック位相同期回路 - Google Patents
データ受信機のためのデータサンプリングクロック位相同期回路Info
- Publication number
- JPH04301941A JPH04301941A JP3087313A JP8731391A JPH04301941A JP H04301941 A JPH04301941 A JP H04301941A JP 3087313 A JP3087313 A JP 3087313A JP 8731391 A JP8731391 A JP 8731391A JP H04301941 A JPH04301941 A JP H04301941A
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- JP
- Japan
- Prior art keywords
- data
- signal
- sampling clock
- data sampling
- oscillator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 238000005070 sampling Methods 0.000 title claims description 30
- 230000005540 biological transmission Effects 0.000 claims description 15
- 238000000034 method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、データ送信機から送信
されるデータ信号を受信するデータ受信機に設けられて
、上記データ信号に基づいてそのデータビットに位相同
期したデータサンプリングクロック信号を発生するデー
タサンプリングクロック位相同期回路に関する。
されるデータ信号を受信するデータ受信機に設けられて
、上記データ信号に基づいてそのデータビットに位相同
期したデータサンプリングクロック信号を発生するデー
タサンプリングクロック位相同期回路に関する。
【０００２】
【従来の技術】従来データサンプリングクロック信号を
必要とするデータ伝送システムでは、上記データサンプ
リングクロック信号をデータ送信機側からデータ信号と
ともにデータ受信機に送信するようにした第１の方式と
、データ送信機はデータ信号のみを送信し、データサン
プリングクロック信号はデータ受信機側で上記データ信
号に基づいて作成するようにした第２の方式とのうちの
何れが採られてきた。
必要とするデータ伝送システムでは、上記データサンプ
リングクロック信号をデータ送信機側からデータ信号と
ともにデータ受信機に送信するようにした第１の方式と
、データ送信機はデータ信号のみを送信し、データサン
プリングクロック信号はデータ受信機側で上記データ信
号に基づいて作成するようにした第２の方式とのうちの
何れが採られてきた。
【０００３】図３は上記第１の方式によるデータ伝送シ
ステムを示すブロック図で、データ送信機１からデータ
信号Ａとデータサンプリングクロック信号Ｂとの双方が
それぞれ伝送ライン２、３を通じてデータ受信機４に送
られるように構成されている。
ステムを示すブロック図で、データ送信機１からデータ
信号Ａとデータサンプリングクロック信号Ｂとの双方が
それぞれ伝送ライン２、３を通じてデータ受信機４に送
られるように構成されている。
【０００４】本方式は、回路が比較的簡単であるという
長所を有するが、伝送ライン２、３が長くなると、デー
タ信号Ａとデータサンプリングクロック信号Ｂとの間に
位相差を生じて正しいサンプリングが行なえなくなると
いう欠点があるため、長距離伝送には用いられないもの
であった。さらに、この方式では、伝送ライン３を通じ
て送信されるデータサンプリングクロック信号の周波数
成分が高いために外部に電磁ノイズが放射されるという
問題もあった。
長所を有するが、伝送ライン２、３が長くなると、デー
タ信号Ａとデータサンプリングクロック信号Ｂとの間に
位相差を生じて正しいサンプリングが行なえなくなると
いう欠点があるため、長距離伝送には用いられないもの
であった。さらに、この方式では、伝送ライン３を通じ
て送信されるデータサンプリングクロック信号の周波数
成分が高いために外部に電磁ノイズが放射されるという
問題もあった。
【０００５】一方、上記第２の方式によるデータ伝送シ
ステムでは、図４に示すように、データ送信機１からは
伝送ライン２を通じてデータ受信機５にデータ信号Ａの
みが送られるようになっており、データ受信機５では、
位相比較器６、電圧制御発振器（ＶＣＯ）７および低域
フィルタ（ＬＰＦ）８からなる位相同期回路（ＰＬＬ）
を用いてデータサンプリングクロック信号を再現してい
る。すなわち、データ信号ＡはＶＣＯ７の出力信号とと
もに位相比較器６に入力され、位相比較器６は、上記２
つの入力信号の位相を比較し、その位相差を電圧に変換
してＬＰＦ８に入力する。ＬＰＦ８は位相比較器６の出
力信号の高周波成分を除去してＶＣＯ７に出力し、ＶＣ
Ｏ７は、ＬＰＦ８の出力信号によりその発振周波数を制
御され、その制御された発振信号が位相比較器６に再入
力される。このような一連の動作により、ＶＣＯ７の出
力信号の位相がデータ信号のデータビットの位相に同期
されるから、このＶＣＯ７の出力信号をデータサンプリ
ングクロック信号Ｂとして用いることができるのである
。この第２の方式によれば、伝送ラインの距離が長くな
っても、データ信号の位相にデータサンプリングクロッ
ク信号の位相を正しく一致させることが可能になり、か
つ上記第１の方式のような伝送線路から電磁ノイズが外
部へ放出されるという問題も回避することができる。
ステムでは、図４に示すように、データ送信機１からは
伝送ライン２を通じてデータ受信機５にデータ信号Ａの
みが送られるようになっており、データ受信機５では、
位相比較器６、電圧制御発振器（ＶＣＯ）７および低域
フィルタ（ＬＰＦ）８からなる位相同期回路（ＰＬＬ）
を用いてデータサンプリングクロック信号を再現してい
る。すなわち、データ信号ＡはＶＣＯ７の出力信号とと
もに位相比較器６に入力され、位相比較器６は、上記２
つの入力信号の位相を比較し、その位相差を電圧に変換
してＬＰＦ８に入力する。ＬＰＦ８は位相比較器６の出
力信号の高周波成分を除去してＶＣＯ７に出力し、ＶＣ
Ｏ７は、ＬＰＦ８の出力信号によりその発振周波数を制
御され、その制御された発振信号が位相比較器６に再入
力される。このような一連の動作により、ＶＣＯ７の出
力信号の位相がデータ信号のデータビットの位相に同期
されるから、このＶＣＯ７の出力信号をデータサンプリ
ングクロック信号Ｂとして用いることができるのである
。この第２の方式によれば、伝送ラインの距離が長くな
っても、データ信号の位相にデータサンプリングクロッ
ク信号の位相を正しく一致させることが可能になり、か
つ上記第１の方式のような伝送線路から電磁ノイズが外
部へ放出されるという問題も回避することができる。
【０００６】
【発明が解決しようとする課題】しかしながら、第４図
に示す第２の方式では、比較的高価なＶＣＯ７を備えた
ＰＬＬを用いているため、データ受信機５が高価になる
という欠点があるのみでなく、ＶＣＯ７がアナログ回路
によって構成されるため、小型化が困難であり、かつ経
年変化の問題もあり、しかも組立時に調整を必要とする
等の問題があった。
に示す第２の方式では、比較的高価なＶＣＯ７を備えた
ＰＬＬを用いているため、データ受信機５が高価になる
という欠点があるのみでなく、ＶＣＯ７がアナログ回路
によって構成されるため、小型化が困難であり、かつ経
年変化の問題もあり、しかも組立時に調整を必要とする
等の問題があった。
【０００７】そこで本発明は前述した第２の方式を採り
ながら、安価でかつ小型で、しかもデジタル化が容易な
ために長期に亘って安定な動作を期待しうるデータサン
プリングクロック位相同期回路を提供することを目的と
する。
ながら、安価でかつ小型で、しかもデジタル化が容易な
ために長期に亘って安定な動作を期待しうるデータサン
プリングクロック位相同期回路を提供することを目的と
する。
【０００８】
【課題を解決するための手段】本発明の回路は、発振器
と、（ｎ−１）個のディレイ素子と、ｎ個のデータラッ
チと、デコーダと、セレクタとによって構成されている
。 上記発振器は、データ送信機側で設定されている既知の
周波数を有するデータサンプリングクロック信号と同一
周波数のパルス信号を発生するものである。上記（ｎ−
１）個のディレイ素子は、上記発振器の出力信号の位相
を順次 １／ｎ周期ずつ遅らせるようになっている。上
記ｎ個のデータラッチは、上記発振器の出力信号および
上記（ｎ−１）個のディレイ素子の出力信号を、上記デ
ータ送信機から送信されるデータ信号によりそれぞれラ
ッチするようになっている。上記デコーダは上記ｎ個の
データラッチの出力信号をデコードし、上記セレクタは
、上記デコーダの出力信号に応答して、上記発振器の出
力信号および上記（ｎ−１）個のディレイ素子の出力信
号からなるｎ個の信号のうちの１つをデータサンプリン
グクロック信号として選択するように構成されている。
と、（ｎ−１）個のディレイ素子と、ｎ個のデータラッ
チと、デコーダと、セレクタとによって構成されている
。 上記発振器は、データ送信機側で設定されている既知の
周波数を有するデータサンプリングクロック信号と同一
周波数のパルス信号を発生するものである。上記（ｎ−
１）個のディレイ素子は、上記発振器の出力信号の位相
を順次 １／ｎ周期ずつ遅らせるようになっている。上
記ｎ個のデータラッチは、上記発振器の出力信号および
上記（ｎ−１）個のディレイ素子の出力信号を、上記デ
ータ送信機から送信されるデータ信号によりそれぞれラ
ッチするようになっている。上記デコーダは上記ｎ個の
データラッチの出力信号をデコードし、上記セレクタは
、上記デコーダの出力信号に応答して、上記発振器の出
力信号および上記（ｎ−１）個のディレイ素子の出力信
号からなるｎ個の信号のうちの１つをデータサンプリン
グクロック信号として選択するように構成されている。
【０００９】
【実施例】図１は本発明によるデータサンプリングクロ
ック位相同期回路の実施例を示すブロック図、図２は図
１の各部における信号の波形を示すタイミングチャート
である。
ック位相同期回路の実施例を示すブロック図、図２は図
１の各部における信号の波形を示すタイミングチャート
である。
【００１０】図１において、データ受信機が備えている
データサンプリングクロック位相同期回路１０は、発振
器１１と、（ｎ−１）個のディレイ素子１２１、１２２
、１２３、…１２ｎ−１と、ｎ個のデータラッチ １３
１、１３２、１３３、…１３ｎ と、デコーダ１４と、
セレクタ１５とからなる。
データサンプリングクロック位相同期回路１０は、発振
器１１と、（ｎ−１）個のディレイ素子１２１、１２２
、１２３、…１２ｎ−１と、ｎ個のデータラッチ １３
１、１３２、１３３、…１３ｎ と、デコーダ１４と、
セレクタ１５とからなる。
【００１１】発振器１１は図２に示すようなパルス信号
ｆ１ を発生するが、このパルス信号ｆ１ は、データ
送信機（図示は省略）で設定されている既知の周波数を
有するデータサンプリングクロック信号と同一周波数を
有する。（ｎ−１）個のディレイ素子１２１〜１２ｎ−
１はパルス信号ｆ１の位相を順次１／ｎ周期ずつ遅らせ
るために設けられているものであり、順次１／ｎ周期ず
つ位相の遅れたパルス信号ｆ２、ｆ３、ｆ４、…ｆｎ
をそれぞれ発生する。なお、図２は理解を容易にするた
め、ｎ＝１０とした場合を示している。そして発振器１
１の出力信号ｆ１ と、ディレイ素子１２１〜１２ｎ−
１の出力信号ｆ２〜ｆｎとは、ｎ個のデータラッチ１３
１〜１３ｎのＤ端子にそれぞれ供給される。データラッ
チ１３１〜１３ｎは、上記パルス信号ｆ１〜ｆｎを、デ
ータ送信機から送信されるデータ信号Ａによりそれぞれ
ラッチして、出力信号Ｌ１、Ｌ２、Ｌ３、…Ｌｎを発生
する。これら出力信号Ｌ１〜Ｌｎはデコーダ１４に供給
されてデコードされる。また上記パルス信号ｆ１〜ｆｎ
はセレクタ１５に供給され、このセレクタ１５において
上記パルス信号ｆ１〜ｆｎのうちの１つが、デコーダ１
４からの出力信号Ｃに基づいて選択され、これがデータ
サンプリングクロック信号Ｂとしてセレクタ１５から出
力されるようになっている。なお、上記ｎの値は、要求
される精度により決定される。
ｆ１ を発生するが、このパルス信号ｆ１ は、データ
送信機（図示は省略）で設定されている既知の周波数を
有するデータサンプリングクロック信号と同一周波数を
有する。（ｎ−１）個のディレイ素子１２１〜１２ｎ−
１はパルス信号ｆ１の位相を順次１／ｎ周期ずつ遅らせ
るために設けられているものであり、順次１／ｎ周期ず
つ位相の遅れたパルス信号ｆ２、ｆ３、ｆ４、…ｆｎ
をそれぞれ発生する。なお、図２は理解を容易にするた
め、ｎ＝１０とした場合を示している。そして発振器１
１の出力信号ｆ１ と、ディレイ素子１２１〜１２ｎ−
１の出力信号ｆ２〜ｆｎとは、ｎ個のデータラッチ１３
１〜１３ｎのＤ端子にそれぞれ供給される。データラッ
チ１３１〜１３ｎは、上記パルス信号ｆ１〜ｆｎを、デ
ータ送信機から送信されるデータ信号Ａによりそれぞれ
ラッチして、出力信号Ｌ１、Ｌ２、Ｌ３、…Ｌｎを発生
する。これら出力信号Ｌ１〜Ｌｎはデコーダ１４に供給
されてデコードされる。また上記パルス信号ｆ１〜ｆｎ
はセレクタ１５に供給され、このセレクタ１５において
上記パルス信号ｆ１〜ｆｎのうちの１つが、デコーダ１
４からの出力信号Ｃに基づいて選択され、これがデータ
サンプリングクロック信号Ｂとしてセレクタ１５から出
力されるようになっている。なお、上記ｎの値は、要求
される精度により決定される。
【００１２】次にｎ＝１０の場合を示す図２についてさ
らに説明する。図２において、データ送信機から送られ
るデータ信号Ａが「０」から「１」になった時点ｔにお
けるパルス信号ｆ１〜ｆｎの値を調べると、ｆ１、ｆ２
およびｆ８〜ｆ１０は「１」であるがｆ３〜ｆ７は「０
」となっている。 したがって、データラッチ１３１〜１３１０の作用によ
り、時点ｔ以降におけるデータラッチ１３１〜１３１０
の出力信号Ｌ１〜Ｌ１０の値は、Ｌ１、Ｌ２およびＬ８
〜Ｌ１０が「１」となり、Ｌ３〜Ｌ７は「０」となる。 そこでデコーダ１４は、３番目のデータラッチ１３３
の出力信号Ｌ３から「０」になったことを検出して、そ
のことをあらわす信号Ｃをセレクタ１５に出力する。セ
レクタ１５は、デコーダ１４の出力信号Ｃに基づいて、
パルス信号ｆ１〜ｆ１０ の中から３番目の信号ｆ３を
選択し、これをデータサンプリングクロック信号Ｂとし
て出力する。すなわち、図２から明らかなように、デー
タサンプリングクロック信号Ｂはデータ信号Ａと同期し
ており、この信号Ｂの立下りにてデータ信号Ａをサンプ
リングすれば、安定したサンプリング動作が得られるこ
とになる。
らに説明する。図２において、データ送信機から送られ
るデータ信号Ａが「０」から「１」になった時点ｔにお
けるパルス信号ｆ１〜ｆｎの値を調べると、ｆ１、ｆ２
およびｆ８〜ｆ１０は「１」であるがｆ３〜ｆ７は「０
」となっている。 したがって、データラッチ１３１〜１３１０の作用によ
り、時点ｔ以降におけるデータラッチ１３１〜１３１０
の出力信号Ｌ１〜Ｌ１０の値は、Ｌ１、Ｌ２およびＬ８
〜Ｌ１０が「１」となり、Ｌ３〜Ｌ７は「０」となる。 そこでデコーダ１４は、３番目のデータラッチ１３３
の出力信号Ｌ３から「０」になったことを検出して、そ
のことをあらわす信号Ｃをセレクタ１５に出力する。セ
レクタ１５は、デコーダ１４の出力信号Ｃに基づいて、
パルス信号ｆ１〜ｆ１０ の中から３番目の信号ｆ３を
選択し、これをデータサンプリングクロック信号Ｂとし
て出力する。すなわち、図２から明らかなように、デー
タサンプリングクロック信号Ｂはデータ信号Ａと同期し
ており、この信号Ｂの立下りにてデータ信号Ａをサンプ
リングすれば、安定したサンプリング動作が得られるこ
とになる。
【００１３】
【発明の効果】本発明によれば、従来のデータ受信機で
用いられていた高価かつ調整の必要なＶＣＯを用いる必
要がなくなり、安価なデータサンプリングクロック位相
同期回路を実現できる。
用いられていた高価かつ調整の必要なＶＣＯを用いる必
要がなくなり、安価なデータサンプリングクロック位相
同期回路を実現できる。
【００１４】また本発明によれば、全てデジタル論理で
構成することができるため、集積化が可能であり、シス
テムの小型化を達成できるのみでなく、デジタル論理の
ため経年変化がなく、長期に亘って安定した動作を期待
することができる。
構成することができるため、集積化が可能であり、シス
テムの小型化を達成できるのみでなく、デジタル論理の
ため経年変化がなく、長期に亘って安定した動作を期待
することができる。
【図１】本発明によるデータサンプリングクロック位相
同期回路の構成を示す図である。
同期回路の構成を示す図である。
【図２】図１の回路の動作を示すタイミングチャートで
ある。
ある。
【図３】従来のデータ伝送システムの１つの方式を示す
ブロック図である。
ブロック図である。
【図４】従来のデータ伝送システムの他の方式を示すブ
ロック図である。
ロック図である。
１０ データ受信機１１
発振器
発振器
Claims (1)
- 【請求項１】 データ送信機からはデータ信号のみが
送信され、データサンプリングクロック信号は上記デー
タ信号に基づいてデータ受信機側で作成するように構成
されたデータ伝送システムにおいて、上記データ送信機
側で設定されている既知の周波数を有するデータサンプ
リングクロック信号と同一周波数のパルス信号を発生す
る発振器と、この発振器の出力信号の位相を順次１／ｎ
周期ずつ遅らせるための（ｎ−１）個のディレイ素子と
、上記発振器の出力信号および上記（ｎ−１）個のディ
レイ素子の出力信号を上記データ信号によりそれぞれラ
ッチするｎ個のデータラッチと、これらｎ個のデータラ
ッチの出力信号をデコードするデコーダと、このデコー
ダの出力信号に応答して、上記発振器の出力信号および
上記（ｎ−１） 個のディレイ素子の出力信号からなる
ｎ個の信号のうちの１つをデータサンプリングクロック
信号として選択するセレクタとを具備することを特徴と
するデータ受信器のためのデータサンプリングクロック
位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3087313A JPH04301941A (ja) | 1991-03-28 | 1991-03-28 | データ受信機のためのデータサンプリングクロック位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3087313A JPH04301941A (ja) | 1991-03-28 | 1991-03-28 | データ受信機のためのデータサンプリングクロック位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04301941A true JPH04301941A (ja) | 1992-10-26 |
Family
ID=13911354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3087313A Pending JPH04301941A (ja) | 1991-03-28 | 1991-03-28 | データ受信機のためのデータサンプリングクロック位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04301941A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6970521B2 (en) | 1999-12-24 | 2005-11-29 | Matsushita Electric Industrial Co., Ltd. | Circuit and system for extracting data |
-
1991
- 1991-03-28 JP JP3087313A patent/JPH04301941A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6970521B2 (en) | 1999-12-24 | 2005-11-29 | Matsushita Electric Industrial Co., Ltd. | Circuit and system for extracting data |
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