JPH04302476A - 不揮発性半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、浮遊ゲートと制御ゲー
トを有する書替え可能なメモリトランジスタを用いた不
揮発性半導体記憶装置の製造方法に関する。

【０００２】

【従来の技術】浮遊ゲートと制御ゲートを積層した構造
のメモリトランジスタと番地選択用の選択トランジスタ
とを直列接続してメモリセルを構成した電気的書替え可
能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）が知られ
ている。

【０００３】図１１（ａ）　（ｂ）　（ｃ）　（ｄ）　
それぞれは、その様なＥＥＰＲＯＭの一例のメモリセル
構造を示す平面図と、そのＡ−Ａ´断面図とＢ−Ｂ´断
面図とＣ−Ｃ´断面図である。このメモリセル構造は、
ｐ型シリコン基板３１上に素子分離領域５０を形成した
後に、第１層多結晶シリコン膜による浮遊ゲート３４と
層間絶縁膜３５と第２層多結晶シリコン膜による制御ゲ
ート３６とを積層した積層ゲート構造のメモリトランジ
スタＭＴと、単層ゲート構造の選択トランジスタＳＴと
が直列接続された形でメモリセルが構成されている。こ
のような選択トランジスタＳＴのゲート構成は、実効的
には単層ゲート構造となっているが、基本的にはメモリ
トランジスタＭＴと同様の第１層多結晶シリコン膜によ
るゲート電極３４と層間絶縁膜３５と第２層多結晶シリ
コン膜によるゲート電極３の積層構造となっている。こ
れは、第１層多結晶シリコン膜を堆積した後、層間絶縁
膜３５を形成してこの上に第２層多結晶シリコン膜を堆
積し、その後、これらの積層膜を順次選択エッチングし
て、メモリトランジスタＭＴおよび選択トランジスタＳ
Ｔのゲート部を形成するという方法で形成されるからで
ある。但し、ゲート絶縁膜は図１１（ｂ）　に明らかな
ように、メモリトランジスタＭＴ領域には第１のゲート
絶縁膜３３が形成され、選択トランジスタＳＴ領域には
、第２ゲート絶縁膜３２が形成されている。但し、第１
のゲート絶縁膜３３は、基板全面に第２のゲート絶縁膜
３２を形成した後に、レジストパターンマスクを用いて
メモリセル部のみ、第２のゲート絶縁膜３２を選択的に
エッチング除去し、さらに、そのエッチング部を再び酸
化することによって形成する。各部のゲート電極形成後
、これをマスクとしてイオン注入を行なってソース、ド
レインとなるｎ＋　型層３７が形成され、その後全面を
ＣＶＤ絶縁膜３８で覆ってアルミニウム膜からなるビッ
ト線４０が配設されている。図１１（ｄ）　にはビット
線と直交する方向に隣接する２メモリセルを示したが、
各メモリトランジスタＭＴの浮遊ゲート３４はそれぞれ
独立であり、制御ゲート３６はこの方向には共通に配設
されている。又、図１１の（ｃ）　に明らかなように、
選択トランジスタＳＴのゲート電極３４，３６も同様に
、この方向には共通に配設されている。そして、選択ト
ランジスタＳＴの積層されたゲート電極３４，３６はセ
ル領域の外でコンタクト孔４１と短絡導体膜４２により
両者を短絡させて実効的には単層ゲート構造となるよう
に構成されている。

【０００４】このＥＥＰＲＯＭセルの動作は以下に示す
通りである。書込み時は、選択トランジスタＳＴのゲー
トに正の高電圧、ドレインに接地電位を与え、メモリト
ランジスタＭＴの制御ゲートに正の高電圧を与える。そ
してソースは５Ｖ程度またはオープンにする。このとき
、メモリトランジスタＭＴでは第１ゲート絶縁膜３３に
高電界がかかり、トンネル効果により電子が基板側から
浮遊ゲート３４に注入される。この結果、メモリトラン
ジスタＭＴはしきい値が正方向に移動する。消去時は、
選択トランジスタＳＴのゲート及びドレインに正の高電
圧を与え、メモリトランジスタＭＴの制御ゲート３６を
接地電位とし、ソースは５Ｖ程度又はオープンとする。 このとき、選択トランジスタＳＴを介して、正の高電圧
がメモリトランジスタＭＴのドレインに伝わり、書込み
時とは逆の高電界が第１のゲート絶縁膜３３にかかる。 これにより浮遊ゲート３４の電子が放出され、しきい値
が負方向に移動する。読出しは選択トランジスタＳＴを
ＯＮとし、メモリトランジスタＭＴの制御ゲートは０Ｖ
のまま、そのコンダクタンスを読むことにより行われる
。

【０００５】このようなＥＥＰＲＯＭにおいては、選択
トランジスタＳＴのゲート電極としてメモリトランジス
タ用の２層の多結晶シリコン膜の積層構造を用いている
。しかし、選択トランジスタＳＴを通常のトランジスタ
として動作させるために、前記第１層多結晶シリコン膜
の電位を第２層多結晶シリコン膜の電位と同じに固定す
るために、第１層多結晶シリコン膜と第２層多結晶シリ
コン膜を電気的に接続している。

【０００６】ところでビット線４０は前述のようにアル
ミニウム膜で形成される。また、選択トランジスタの第
１層ゲート電極３４と第２層ゲート電極３６を短絡する
のに短絡導体膜４２を用いているが、このためにフォト
リソグラフィ工程が増える上、これにビット線４０と同
じアルミニウム膜を用いるとすると、隣接するビット線
４０の間隔として、短絡導体４２を形成するのに必要な
領域幅とアルミニウムパターンを切離すに必要な最小加
工寸法幅が必要である。これは、メモリセルの高集積化
を妨げる大きな要因となっている。更に、選択トランジ
スタのゲート電極を第１層多結晶シリコン膜と第２層多
結晶シリコン膜の積層構造にすると、ビット線用のコン
タクト部の段差も大きくなり、アスペクト比を大きくす
ることになるため微細なコンタクトの形成を困難にする
大きな原因となる。

【０００７】

【発明が解決しようとする課題】以上のように従来のＥ
ＥＰＲＯＭセルでは、選択トランジスタのゲート電極を
構成する第１層多結晶シリコン膜と、第２層多結晶膜を
短絡することにより生じる工数の増大と、実質的なセル
サイズの増大が、生産性の向上および高集積化を阻む大
きな問題となっていた。

【０００８】本発明は、前記実情に鑑みてなされたもの
で、製造が容易で高集積化の可能なＥＥＰＲＯＭの製造
方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】そこで本発明では、選択
トランジスタのゲート電極をメモリトランジスタの浮遊
ゲートと同時に形成される第１層導体膜、またはメモリ
トランジスタの制御ゲートと同時に形成される第２層導
体膜により構成したことを特徴とする。

【００１０】すなわち、本発明の第１では、半導体基板
上に必要な第１，第２のゲート絶縁膜を介して第１層導
体膜を形成し、この上に層間絶縁膜を形成し、更に、こ
の上に第２層導体膜を形成し、その選択トランジスタの
ゲート領域の第２層導体膜を選択的にエッチング除去す
ると共に、この時、同時にメモリトランジスタ形成のた
めに、第２層導体膜、層間導体膜及び第１層導体膜を順
次パターニングする。このようにして、メモリトランジ
スタの浮遊ゲートと制御ゲート及び選択ゲート電極を分
離形成することを特徴とする。

【００１１】また、本発明の第２では、半導体基板上に
必要な第１，第２のゲート絶縁膜を介して第１層導体膜
を形成し、この上に層間絶縁膜を形成した後、選択トラ
ンジスタのゲート領域の層間絶縁膜および第１層導体膜
を選択的にエッチング除去すると共に同時にメモリトラ
ンジスタ形成のために、層間導体膜及び第１層導体膜を
順次パターニングし更に、この上に第２層導体膜を形成
し、その選択トランジスタおよびメモリトランジスタ形
成のために、第２層導体膜をパターニングする。このよ
うにして、メモリトランジスタの浮遊ゲートと制御ゲー
ト及び選択ゲート電極を分離形成することを特徴とする
。

【００１２】また、本発明の第３では、第１および第２
層導体膜間および選択トランジスタのゲート絶縁膜とし
て積層絶縁膜を用いたことを特徴とする。

【００１３】

【作用】本発明の第１によれば、選択トランジスタのゲ
ート電極を第１層導体膜で構成することにより、従来の
アルミニウム膜等の導体膜を用いて第１層導体膜と第２
層導体膜を短絡する方法に比べて、フォトリソグラフィ
工程を低減することができるうえ、セル間隔が小さくな
る。また、ビット線コンタクト部の段差が減るため、コ
ンタクト部の微細化をはかることができ、ＥＥＰＲＯＭ
の高集積化を図ることができる。

【００１４】また本発明の第２によれば、選択トランジ
スタのゲート電極を第２層導体膜で構成することにより
、従来のアルミニウム膜等の導体膜を用いて第１層導体
膜と第２層導体膜を短絡する方法に比べて、フォトリソ
グラフィ工程を低減することができるうえ、セル間隔が
小さくなる。また、ビット線コンタクト部の段差が減る
ため、コンタクト部の微細化をはかることができ、セル
間隔が小さくなる。

【００１５】さらにまた本発明の第３によれば、選択ト
ランジスタのゲート電極を第２層導体膜で構成すること
により、従来のアルミニウム膜等の導体膜を用いて第１
層導体膜と第２層導体膜を短絡する構造に比べ、フォト
リソグラフィ工程を低減することができる上、セル間隔
が小さくなる。また、ビット線コンタクト部の段差が減
るため、コンタクト部の微細化をはかることができ、セ
ル間隔が小さくなる。また、積層絶縁膜を選択トランジ
スタのゲート絶縁膜に用いることにより信頼性の向上を
はかることができる。

【００１６】

【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。

【００１７】実施例１ 図１（ａ）　および（ｂ）　は、本発明の第１の実施例
の方法で形成したＥＥＰＲＯＭのメモリセル構造を示す
平面図とそのＡ−Ａ´断面図である。図２（ａ）　乃至
図２（ｈ）　は同ＥＥＰＲＯＭの製造工程断面図（図１
（ｂ）　に対応する）である。

【００１８】まず、ｐ型シリコン基板３１表面に、素子
分離領域５０を形成する（図１および図２には明記して
いない。図１１（ｄ）　参照）。この後図２（ａ）　に
示すように熱酸化により全面に第２ゲート絶縁膜３２を
形成する。

【００１９】そして、図２（ｂ）　に示すように、メモ
リトランジスタのゲート電極領域の前記第２ゲート絶縁
膜を選択的にエッチング除去し、再び、前記領域に薄い
第１ゲート絶縁膜３３を形成する。

【００２０】この後、図２（ｃ）　に示すように、ＣＶ
Ｄ法により全面にリンドープの第１層多結晶シリコン膜
３４を堆積する。この後、第１層多結晶シリコン膜３４
をビット線と平行な方向にメモリ素子間素子分離膜５０
上にパターニングし、浮遊ゲートを分離する。この構造
は図の断面には表れていない。

【００２１】そしてさらに、図２（ｄ）　に示すように
、第１層多結晶シリコン膜３４の表面に例えば熱酸化に
より層間絶縁膜３５を形成し、この上にＣＶＤ法により
第２層多結晶シリコン膜３６を形成する。

【００２２】そして、再度、光露光技術により、選択ト
ランジスタのゲート領域及びビット線コンタクト領域に
開口をもつレジストパーン６０を形成する（図２（ｅ）
　）。

【００２３】この後図２（ｆ）　に示すように、このレ
ジストパターン６０を用いて第２層多結晶シリコン膜３
６および層間絶縁膜３５を選択的にエッチング除去する
。

【００２４】さらに図２（ｇ）　に示すように、その後
、メモリトランジスタのゲート部と選択トランジスタの
ゲート部を分離するためのレジストパターン６０を再度
光露光技術により形成し、このレジストパターン６０を
マスクとして、反応性イオンエッチングにより、第２層
多結晶シリコン膜３６と、層間絶縁膜３５及び第１層多
結晶シリコン３４を順次選択エッチングし、メモリトラ
ンジスタの浮遊ゲート３４と制御ゲート３６及び選択ト
ランジスタのゲート電極３４のパターン形成を行う（図
２（ｇ）　）。ここでは、このとき選択トランジスタお
よびメモリトランジスタのゲート絶縁膜２３，３３をも
ゲート電極パターンと同様にパターンニングしている。

【００２５】続いて、図２（ｈ）　に示すように、これ
らのゲート電極をマスクとしてイオン注入を行ない、各
トランジスタのソース，ドレインとなるｎ＋　型層３７
を形成しさらに、公知のＭＯＳデバイスのプロセスによ
り全面をＣＶＤ絶縁膜３８で覆い、コンタンク孔を開け
てアルミニウム膜によるビット線４０を配設し、図１（
ｂ）　に示したようなＥＥＰＲＯＭが形成される。

【００２６】図１から明らかなようにこの実施例では、
選択トランジスタＳＴのゲート電極３４は、メモリトラ
ンジスタの浮遊ゲートと同じ第１層多結晶シリコン膜で
形成されている。従って、セル領域の外側で積層ゲート
電極をアルミニウム膜により短絡する図１１の従来例と
比較して、ビット線間に無駄な余裕を設ける必要がなく
なり、メモリセルの高集積化を図ることができる。又、
従来の製造工程に比べ、選択トランジスタのゲート電極
部における第１層多結晶シリコン膜と第２層多結晶シリ
コン膜をアルミニウム膜によって短絡するための開口部
４１（図１１（ａ）　）を形成するためのフォトリソグ
ラフィ工程が不用となる。

【００２７】本発明は、前記実施例に限定されること無
く、適宜変更可能である。

【００２８】実施例２ 例えば、前記実施例では、メモリトランジスタのゲート
絶縁膜全体をトンネル電流が流れ得る薄い第２ゲート絶
縁膜としたが、本発明の第２の実施例として図３に示す
ように、メモリトランジスタＭＴのゲート絶縁膜のうち
ドレインに重なる一部領域のみ薄い第１ゲート絶縁膜３
３とし、他は選択トランジスタＳＴのそれと同じとした
場合にも本発明は有効である。

【００２９】実施例３ また、前記実施例では、メモリトランジスタＭＴが１個
の場合を示したが、本発明では、複数のメモリトランジ
スタを直列接続した形のＮＡＮＤセル構造にも適用でき
る。図４は、そのようなＮＡＮＤセルをもＥＥＰＲＯＭ
に本発明を適用した場合の一つのセル部の断面図である
。この実施例では４個のメモリトランジスタＭＴ１　〜
ＭＴ４　と２個の選択トランジスタＳＴ１　，ＳＴ２　
によりＮＡＮＤセルが構成されている。そして、各メモ
リトランジスタは第１層多結晶シリコン膜による浮遊ゲ
ート３４と第２層多結晶シリコン膜による制御ゲート３
６を有し、選択トランジスタＳＴ１　，ＳＴ２　はそれ
ぞれ第１層多結晶シリコン膜のゲート電極３４をもつ。 この実施例によっても先の実施例と同様の効果を得るこ
とができる。このような構造では特に、トランジスタ間
の間隔を小さく形成でき高集積化に有効である。

【００３０】実施例４ 図５（ａ）　および（ｂ）　は、本発明の第４の実施例
の方法で形成したＥＥＰＲＯＭのメモリセル構造を示す
平面図とそのＡ−Ａ´断面図である。図６（ａ）　乃至
図６（ｈ）　は同ＥＥＰＲＯＭの製造工程断面図（図１
（ｂ）　に対応する）である。

【００３１】これは実施例１では選択トランジスタのゲ
ートをメモリトランジスタの第１導体膜３４で形成した
のに対し、この例では選択トランジスタのゲートをメモ
リトランジスタの第２導体膜３６で形成したことを特徴
とするものである。

【００３２】まず、ｐ型シリコン基板３１表面に、素子
分離領域５０を形成する（図５および図６には明記して
いない。図１１（ｄ）　参照）。この後図６（ａ）　に
示すように熱酸化により全面に第１ゲート絶縁膜３３を
形成し、さらにこの上層にＣＶＤ法により全面にリンド
ープの第１層多結晶シリコン膜３４を堆積する。

【００３３】この後、第１層多結晶シリコン膜３４をビ
ット線と平行な方向にメモリ素子間素子分離膜５０上に
パターニングし、浮遊ゲートを分離する。この構造は図
の断面には表れていない。

【００３４】そして、図６（ｂ）　に示すように、第１
層多結晶シリコン膜３４の表面に例えば熱酸化により層
間絶縁膜３５を形成し、再度、光露光技術により、選択
トランジスタのゲート領域及びビット線コンタクト領域
に開口をもつレジストパーン６０を形成する。

【００３５】この後図６（ｃ）　に示すように、このレ
ジストパターン６０を用いて層間絶縁膜３５および第１
層多結晶シリコン膜３４を選択的にエッチング除去し、
選択トランジスタのゲート領域に開口５２を形成し、さ
らに熱酸化により第２ゲート絶縁膜３２を形成し、この
上にＣＶＤ法により第２層多結晶シリコン膜３６を形成
する。

【００３６】そして、図６（ｄ）　に示すように、再度
、光露光技術により、メモリトランジスタのゲート部と
選択トランジスタのゲート部を分離するためのレジスト
パーン６０を形成する。

【００３７】この後図６（ｅ）　に示すように、このレ
ジストパターン６０を用いて第２層多結晶シリコン膜３
６および層間絶縁膜３５、第１層多結晶シリコン膜３４
および第１，第２ゲート絶縁膜３２，３３を順次選択的
にエッチングし、メモリトランジスタの浮遊ゲート３４
と制御ゲート３６及び選択トランジスタのゲート電極３
６のパターン形成を行う。ここでは、このとき選択トラ
ンジスタおよびメモリトランジスタのゲート絶縁膜２３
，３３をもゲート電極パターンと同様にパターンニング
している。

【００３８】続いて、図６（ｆ）　に示すように、これ
らのゲート電極をマスクとしてイオン注入を行ない、各
トランジスタのソース，ドレインとなるｎ＋　型層３７
を形成する。　　そしてさらに、公知のＭＯＳデバイス
のプロセスにより全面をＣＶＤ絶縁膜３８で覆い、コン
タンク孔を開けてアルミニウム膜によるビット線４０を
配設し、図１（ｂ）　に示したようなＥＥＰＲＯＭが形
成される。

【００３９】図５から明らかなようにこの実施例では、
選択トランジスタＳＴのゲート電極３６は、メモリトラ
ンジスタの制御ゲートと同じ第２層多結晶シリコン膜で
形成されている。従って、セル領域の外側で積層ゲート
電極をアルミニウム膜により短絡する図１１の従来例と
比較して、ビット線間に無駄な余裕を設ける必要がなく
なり、メモリセルの高集積化を図ることができる。又、
従来の製造工程に比べ、選択トランジスタのゲート電極
部における第１層多結晶シリコン膜と第２層多結晶シリ
コン膜をアルミニウム膜によって短絡するための開口部
４１（図１１（ａ）　）を形成するためのフォトリソグ
ラフィ工程が不用となる。

【００４０】実施例５ なお、前記実施例４における図６（ｄ）　に示したレジ
ストパターン６０を、図７（ａ）　に示すように第２層
多結晶シリコン膜３６の段差上に一部がかかるように形
成しても良い。

【００４１】この場合選択トランジスタのゲート電極３
６は図７（ｂ）　に示すように段差を有して形成される
。

【００４２】この構造では、上記効果に加え、メモリト
ランジスタと選択トランジスタの間隔を小さくすること
ができるため、さらなる微細化をはかることができる。

【００４３】実施例６ また、実施例４における図６（ｂ）　に示したレジスト
パターン６０を、図８（ａ）に示すように、選択トラン
ジスタのゲート領域に近傍にも形成する場合、ＬＰＣＶ
Ｄ法など段差被覆性の良好な堆積方法を用いて形成する
と第２層多結晶シリコン膜３６は選択トランジスタ上で
厚く形成され、図８（ｂ）　に示すように第２のレジス
トパターンを形成し、パターニングを行うようにすれば
図８（ｃ）　のように、選択トランジスタのゲート３６
の上端の高さとメモリトランジスタの制御ゲートの上端
の高さがほぼ同じになるように形成することができる。

【００４４】この方法によれば、前記実施例における効
果に加え、メモリトランジスタと選択トランジスタとの
間に位置するコンタクトｈ１と、選択トランジスタの外
側二位置するコンタクトｈ２との形成深さを揃えること
ができ、コンタクト形成二際してオーバーエッチングに
よる基板表面のエッチングを防ぐことが可能となる。

【００４５】実施例７ 例えば、前記実施例４では、メモリトランジスタのゲー
ト絶縁膜全体をトンネル電流が流れ得る薄い第２ゲート
絶縁膜としたが、本発明の第７の実施例として図９に示
すように、メモリトランジスタＭＴのゲート絶縁膜のう
ちドレインに重なる一部領域のみ薄い第１ゲート絶縁膜
３３とし、他は選択トランジスタＳＴのそれと同じとし
た場合にも本発明は有効である。

【００４６】実施例８ また、前記実施例４では、メモリトランジスタＭＴが１
個の場合を示したが、本発明では、複数のメモリトラン
ジスタを直列接続した形のＮＡＮＤセル構造にも適用で
きる。図１０は、そのようなＮＡＮＤセルをもＥＥＰＲ
ＯＭに本発明を適用した場合の一つのセル部の断面図で
ある。この実施例では４個のメモリトランジスタＭＴ１
　〜ＭＴ４　と２個の選択トランジスタＳＴ１　，ＳＴ
２　によりＮＡＮＤセルが構成されている。そして、各
メモリトランジスタは第１層多結晶シリコン膜による浮
遊ゲート３４と第２層多結晶シリコン膜による制御ゲー
ト３６を有し、選択トランジスタＳＴ１　，ＳＴ２　は
それぞれ第２層多結晶シリコン膜のゲート電極３６をも
つ。この実施例によっても先の実施例と同様の効果を得
ることができる。このような構造では特に、トランジス
タ間の間隔を小さく形成でき高集積化に有効である。

【００４７】なお前記実施例では、層間絶縁膜として熱
酸化膜１層を用いる場合について説明したが、これを例
えば、シリコン酸化膜−シリコン窒化膜の積層構造とし
た場合、又、シリコン酸化膜−シリコン窒化膜−シリコ
ン酸化膜の三層構造とした場合も本発明は有効である。 タンタル酸化物膜等を層間絶縁膜として用いることもで
きる。このように多層膜を用いることにより層間絶縁膜
全体としての膜厚を薄くすることができ、メモリトラン
ジスタと選択トランジスタとの間での段差を小さくする
ことができる。また、このような構成とすることにより
、選択トランジスタのパターニングの際に、窒化膜等が
エッチングを抑制する効果を有するため、基板までえぐ
れるオーバーエッチングを低減することができる。

【００４８】さらに、このような積層構造の絶縁膜を形
成するに際し、周辺回路のトランジスタのゲート絶縁膜
を積層構造で形成するようにすれば、工程的にも簡略化
することができる。また、前記トランジスタが中間電圧
（Ｖ）系統のとまた、前記実施例において、メモリトラ
ンジスタの浮遊ゲートおよび層間絶縁膜のパターニング
は、第２層導体膜の形成後におこなったが、この順序に
限定されるものではなく、フォトリソグラフィ工程が１
工程増えるという欠点は免れ得ないが第２層導体膜の形
成に先立って行うようにしてもよい。

【００４９】その他、本発明は、その趣旨を逸脱しない
範囲で種々変形して実施することができる。

【００５０】

【発明の効果】以上説明してきたように本発明によれば
、選択トランジスタのゲート電極に第１層多結晶シリコ
ン膜または第２層多結晶シリコンを用いることによって
、無駄なスペースをなくし、段差をなくすことによって
コンタクト部の微細化を可能にする高集積化を図ったＥ
ＥＰＲＯＭを実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のＥＥＰＲＯＭのメモリ
セル構造を示す平面図とそのＡ−Ａ´断面図である。

【図２】同ＥＥＰＲＯＭの製造工程断面図である。

【図３】本発明の第２の実施例の断面図である。

【図４】本発明の第３の実施例の断面図である。

【図５】本発明の第４の実施例のＥＥＰＲＯＭのメモリ
セル構造を示す平面図とそのＡ−Ａ´断面図である。

【図６】同ＥＥＰＲＯＭの製造工程断面図である。

【図７】本発明の第５の実施例の断面図である。

【図８】本発明の第６の実施例の断面図である。

【図９】本発明の第７の実施例の断面図である。

【図１０】本発明の第８の実施例の断面図である。

【図１１】図１１（ａ）（ｂ）（ｃ）（ｄ）は、従来の
メモリセル構造を示す平面図とそのＡ−Ａ´，Ｂ−Ｂ´
，Ｃ−Ｃ´断面図である。

【符号の説明】

３１…Ｐ型Ｓｉ基板 ３２…第２ゲ−ト酸化膜 ３３…第１ゲ−ト酸化膜 ３４…第１層多結晶シリコン膜 ３５…層間絶縁膜 ３６…第２層間多結晶シリコン膜 ３７…ｎ＋　拡散層 ３８…ＣＶＤ絶縁膜 ４０…Ａｌ膜ビット線 ５０…素子分離領域 ５１…フィールドインプラ ５２…開口部 ６０…レジスト ＭＴ…メモリトランジスタ ＳＴ…選択トランジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　半導体基板上に浮遊ゲートと制御ゲー
   トが層間絶縁膜を介して積層された少なくとも一つのメ
   モリトランジスタと、前記メモリトランジスタに直列接
   続された選択トランジスタとからなるメモリセルを配列
   形成してなる不揮発性半導体記憶装置の製造方法であっ
   て、半導体基板上のメモリトランジスタ形成領域および
   選択トランジスタ形成領域に、それぞれ第１および第２
   の絶縁膜を形成する絶縁膜形成工程と、前記第１および
   第２の絶縁膜を介して第１層導体膜を形成する第１層導
   体膜形成工程と、前記第１層導体膜上に層間絶縁膜を形
   成する層間絶縁膜形成工程と、前記層間絶縁膜上に、第
   ２層導体膜を形成する第２層導体膜形成工程と、前記選
   択トランジスタ領域の第２導体膜を選択的にエッチング
   除去するとともに、前記第２層導体膜、前記層間絶縁膜
   及び前記第１層導体膜を順次パターニングし、メモリト
   ランジスタの浮遊ゲートと制御ゲート及び選択トランジ
   スタのゲート電極を形成するゲート電極形成工程と、基
   板表面に不純物を導入し、ソース・ドレイン領域を形成
   するソース・ドレイン形成工程とを有することを特徴と
   する不揮発性半導体記憶装置の製造方法。
2. 【請求項２】　　半導体基板上に浮遊ゲートと制御ゲー
   トが層間絶縁膜を介して積層された少なくとも一つのメ
   モリトランジスタと、前記メモリトランジスタに直列接
   続された選択トランジスタとからなるメモリセルを配列
   形成してなる不揮発性半導体記憶装置の製造方法であっ
   て、半導体基板上のメモリトランジスタ形成領域および
   選択トランジスタ形成領域に、それぞれ第１および第２
   の絶縁膜を形成する絶縁膜形成工程と、前記第１および
   第２絶縁膜を介して第１層導体膜を形成する第１層導体
   膜形成工程と、前記第１層導体膜上に層間絶縁膜を形成
   する層間絶縁膜形成工程と、前記選択トランジスタ領域
   の前記第１層導体膜および層間絶縁膜を選択的にエッチ
   ング除去する選択エッチング工程とさらにこの上層に、
   第２層導体膜を形成する第２層導体膜形成工程と、前記
   第２層導体膜、前記層間絶縁膜及び前記第１層導体膜を
   順次パターニングし、メモリトランジスタの浮遊ゲート
   と制御ゲート及び選択トランジスタのゲート電極を形成
   するゲート電極形成工程と、基板表面に不純物を導入し
   、ソース・ドレイン領域を形成するソース・ドレイン形
   成工程とを有することを特徴とする不揮発性半導体記憶
   装置の製造方法。
3. 【請求項３】　　半導体基板上に浮遊ゲートと制御ゲー
   トが層間絶縁膜を介して積層された少なくとも一つのメ
   モリトランジスタと、前記メモリトランジスタに直列接
   続された選択トランジスタとからなるメモリセルを配列
   形成してなる不揮発性半導体記憶装置の製造方法であっ
   て、半導体基板上のメモリトランジスタ形成領域および
   選択トランジスタ形成領域に、それぞれ第１および第２
   の絶縁膜を形成する絶縁膜形成工程と、前記第１および
   第２絶縁膜を介して第１層導体膜を形成する第１層導体
   膜形成工程と、前記選択トランジスタ領域の前記第１層
   導体膜および第２絶縁膜を選択的にエッチング除去し、
   前記領域の基板を露出する選択エッチング工程と、前記
   選択エッチングされた領域および第１層導体膜上に積層
   の層間絶縁膜を形成する層間絶縁膜形成工程と、さらに
   この上層に、第２層導体膜を形成する第２層導体膜形成
   工程と、前記第２層導体膜、前記積層層間絶縁膜及び前
   記第１層導体膜を順次パターニングし、メモリトランジ
   スタの浮遊ゲートと制御ゲート及び選択トランジスタの
   ゲート電極を形成するゲート電極形成工程と、基板表面
   に不純物を導入し、ソース・ドレイン領域を形成するソ
   ース・ドレイン形成工程とを有することを特徴とする不
   揮発性半導体記憶装置の製造方法。