JPH04302554A - パルス列変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は規定周期内に複数のパル
ス信号を収納したパルス列信号におけるパルス信号の配
列を変換するパルス列変換装置に係わり、特に、変換後
のパルス列信号の先頭のパルス信号を任意に指定できる
パルス列変換装置に関する。

【０００２】

【従来の技術】デジタル通信網において、デジタルデー
タを高速で伝送するための規格として、同期インタフェ
ースの規格が１９８８年秋にＣＣＩＴＴ（国際電信電話
諮問委員会）で標準化された。この新しい同期インタフ
ェースはＳＤＨ（シンクロナス・デジタル・ハイアラー
キ）と呼ばれ、図５に示すフレーム構造を有する。すな
わち、このフレーム構造は、図示するように、２７０　
バイト，９行構成であり、２７０　バイトの先頭９バイ
トが制御，監視，メンテナンスを行うためのヘッダーで
あり、次の各８７バイトに、送信先やデータが収納され
る領域が設定される。また、フレーム構造の先頭にフレ
ーム開始を示すフレームデータが設定されている。

【０００３】そして、このフレーム構造のデータを送信
する場合は、図６に示すように、フレーム信号を先頭に
、１，２，３……の各データを特定するバースト信号が
続く。バースト信号は例えば８ビット（１バイト）で構
成されており、そのバースト信号相互間の間隔は図５の
フレーム構造に示すように一定していない。また、送信
すべきデータが存在しなければ、その部分のバースト信
号は存在しない。

【０００４】このような複数のパルス信号が断続して配
列されたバースト信号で構成されたパルス列信号や、複
数のパルス信号が連続して配列された連続信号で構成さ
れたパルス列信号が存在するが、これらの各パルス列信
号相互間を任意に信号変換するパルス列変換装置が開発
されている。

【０００５】図７は上述した変換機能を有したパルス列
変換装置の概略構成を示すブロック図である。なお、図
７のパルス列変換装置はバースト信号を連続信号に変換
する機能を有する。

【０００６】入力端子１に入力された図８に示す第１の
パルス列信号ａは書込専用ポートと読出専用ポートとを
有したデュアルポートメモリからなるデータメモリ２の
データ端子Ｄへ印加される。この第１のパルス列信号ａ
は規定周期Ｔ内に例えばバースト信号からなるＮ個のパ
ルス信号がそのパルス信号相互間の間隔が任意に設定さ
れている。そして、この第１のパルス列信号ａの各パル
ス信号の発生タイミングを示す第１のクロック信号ｂが
入力端子３から入力される。入力端子３から入力された
第１のクロック信号ｂは書込アドレスカウンタ４へ印加
される。書込アドレスカウンタ４は第１のクロック信号
ｂのクロックが入力する毎に、データメモリ２の書込専
用ポートのアドレス端子ＡＤに印加する書込アドレス値
を順次増加させていく。したがって、第１のパルス列信
号ａの各パルス信号は書込アドレスカウンタ４に指定さ
れた各アドレスに順番に書込まれていく。書込アドレス
カウンタ４は書込アドレス値がパルス信号数Ｎに達する
と、自動的に初期値１にリセットされる。すなわち、デ
ータメモリ２は少なくとも第１のパルス列信号ａの１周
期Ｔに含まれるパルス信号数分の記憶容量を有している
。

【０００７】入力端子３から入力された第１のクロック
信号ｂはクロック変換器５へ入力される。このクロック
変換回路５は、例えば、分周器，ＰＬＬ回路，ＶＣＯ（
電圧制御発振器）等で構成されており、クロック間隔が
前記規定周期ＴをＮ等分した周期（Ｔ／Ｎ）に固定され
た第２のクロック信号ｃを出力する。すなわち、第１の
クロック信号ｂのクロック発生タイミングを第２のクロ
ック発生タイミングに変換する。クロック変換回路５か
ら出力された第２のクロック信号ｃは出力端子６へ出力
されると共に読出アドレスカウンタ７へ入力される。

【０００８】読出アドレスカウンタ７は第２のクロック
信号ｃのクロックが入力する毎に、データメモリ２の読
出専用ポートのアドレス端子ＡＤに印加する読出アドレ
ス値を順次増加させていく。したがって、データメモリ
２の読出アドレスカウンタ４に指定された各アドレスに
記憶された１番目からＮ番目の各パルス信号が順番に読
出される。読出アドレスカウンタ７は読出アドレス値が
パルス信号数Ｎに達すると、自動的に初期値１にリセッ
トされる。しかして、出力端子８から図８に示すような
各パルス信号相互間の間隔が詰まった連続信号状の第２
の配列を有する第２のパルス列信号ｄが出力される。

【０００９】なお、データメモリ２は書込アドレスカウ
ンタ４による書込アドレス値と読出アドレスカウンタ７
の読出アドレス値が規定アドレス値以下に接近すると、
アラーム信号ｅをカウンタ制御部９へ送出する。カウン
タ制御部９はアラーム信号ｅが入力すると、各アドレス
カウンタ４，７に対して互いのアドレス値が接近しない
よう書込タイミングと読出タイミングとの関係を調整す
る。

【００１０】よって、このようなパルス列変換装置を用
いることによって、バースト信号を連続信号に変換でき
る。

【００１１】図９は逆に連続信号をバースト信号へ変換
するパルス列変換装置を示すブロック図である。このパ
ルス列変換装置において、クロック変換回路１０は同期
発振回路１０ａとタイミング発生回路１０ｂとで構成さ
れている。また、タイミング発生回路１０ｂから出力さ
れるゲート信号ｆとデータメモリ２から読出された信号
はアンドゲート１１を介して出力端子８へ出力される。

【００１２】このようなパルス列変換装置において、入
力端子１から図１０に示すような連続するパルス信号か
らなる第１のパルス列信号ｄ１　が入力され、入力端子
３にクロック間隔が等間隔（Ｔ／Ｎ）　である第１のク
ロック信号ｃ１　が入力されると、第１のクロック信号
ｃ１　に同期して、第１のパルス列信号ｄ１　の各パル
ス信号がデータメモリ２の各アドレス領域に順番に書込
まれる。また、クロック変換回路１０は入力した第１の
クロック信号ｃ１　のクロック間隔をこのクロック間隔
より狭いバースト信号の最低クロック間隔を有するクロ
ック信号に変換する。次のタイミング発生回路１０ｂは
、前記クロック信号の各クロックのうち、予め設定され
た、又は外部から入力された第２の配列となるタイミン
グのＮ個のクロックを取出して、第２のクロック信号ｂ
１　を作成する。この第２のクロック信号ｂ１　は読出
アドレスカウンタ７へ入力される。さらに、タイミング
発生回路１０ｂから、前記第２のクロック信号ｂ１　の
各クロックを含む所定パルス幅のゲート信号ｆがアンド
ゲート１１へ出力される。

【００１３】しかして、図７のパルス変換装置とほぼ同
様の手順で出力端子８から複数のパルス信号をバースト
信号状の第２の配列で収納してなる第２のパルス列信号
ａ１　が得られる。

【００１４】

【発明が解決しようとする課題】しかしながら、図７お
よび図９に示したパルス列変換装置においてもまだ次の
ような問題があった。

【００１５】一般に、例えば前述した図５に示すフレー
ム構造のパルス列信号が入出力される交換機や中継器等
の通信装置の性能試験を行う場合は、試験信号に用いる
パルス列信号は全ての条件を実現する必要がある。

【００１６】このために、前述した１フレーム内の先頭
に来るパルス信号の番号を１番からＮ番までの任意の番
号に指定することによって、１フレーム内のＮ個のパル
ス信号を相互の間隔を固定したままで前後に平行移動し
て、１フレーム内の各ビット位置における信号の有無を
外部から任意に指定できることが重要になる。

【００１７】しかし、図８に示すようにバースト信号を
連続信号へ変換する場合においても、また、図１０に示
すように連続信号をバースト信号へ変換する場合におい
ても、入力端子１から入力された第１のパルス列信号に
おけるＮ個のパルス信号からなる周期Ｔの１フレーム内
における先頭のパルス信号は、変換後の第２のパルス列
信号のＮ個のパルス信号の１フレーム内における先頭の
パルス信号に等しい。具体的には、データメモリ２の先
頭アドレスにはこのパルス列変換装置に対して入出力さ
れる第１，第２のパルス列信号を構成する１フレーム内
における先頭のパルス信号が記憶される。そして、読出
す場合においても、必ず先頭アドレスから順番に読出さ
れてフレームメモリ内に先頭のパルス位置から順に設定
されていく。

【００１８】すなわち、これらのパルス列変換装置にお
いては、１フレーム内の１番からＮ番までのＮ個のパル
ス信号を順序を変更することなく、バースト信号状に配
列したり、連続信号状に配列することは可能であるが、
１フレームの先頭に来るパルス信号を指定することがで
きなかった。

【００１９】よって、全ての試験条件を簡単に設定可能
なパルス列信号を得ることができなかった。

【００２０】本発明はこのような事情に鑑みてなされた
ものであり、書込アドレスカウンタと読出アドレスカウ
ンタを初期化するタイミングを第１，第２の同期信号で
もって外部から与えることによって、パルス列変換時に
１フレームのうちで任意のパルス信号を先頭のパルス信
号を指定でき、各パルス信号の発生タイミングの変換の
みならず、１フレーム内の全部のパルス信号の各ビット
位置を平行移動できるパルス列変換装置を提供すること
を目的とする。

【００２１】

【課題を解決するための手段】上記課題を解消するため
に本発明は、規定周期内に複数のパルス信号を第１の配
列で収納してなる第１のパルス列信号が入力される書込
専用ポートと読出専用ポートとを有したデータメモリと
、第１のパルス列信号の各パルス信号の発生タイミング
を示す第１のクロック信号に同期してデータメモリの書
込専用ポートへ書込アドレスを順次指定していく書込ア
ドレスカウンタと、第１のクロック信号のクロック発生
タイミングを第２のクロック発生タイミングへ変換する
クロック変換回路と、このクロック変換回路から出力さ
れた第２のクロック信号に同期してデータメモリの読出
専用ポートへ読出アドレスを順次指定していく読出アド
レスカウンタとを有し、データメモリの読出専用ポート
から規定周期内に複数のパルス信号を第２のクロック信
号のクロック発生タイミングに対応する第２の配列で収
納してなる第２のパルス列信号を読出すパルス列変換装
置において、規定周期と同一周期を有し、第１のパルス
列信号における複数のパルス信号のうちの先頭のパルス
信号の発生タイミングに同期する第１の同期信号によっ
て書込アドレスカウンタのアドレス値を初期化し、規定
周期と同一周期を有し、第１のパルス列信号における複
数のパルス信号のうちの第２のパルス列信号において先
頭に位置させるべきパルス信号の発生タイミングに同期
する第２の同期信号にて読出アドレスカウンタのアドレ
ス値を初期化するようにしている。

【００２２】

【作用】このように構成されたパルス列変換装置におい
ては、このパルス列変換装置に入力される第１のパルス
列信号の１番目からＮ番目の各パルス信号はデータメモ
リ内の書込みアドレスカウンタの指定するアドレスに順
番に書込まれれていくが、先頭のパルス信号が格納され
るアドレスを第１の同期信号で特定することが可能とな
る。同様に、第２のパルス列信号の１フレーム内に設定
するべき１番からＮ番までの各パルス信号はデータメモ
リからアドレス順に読出されるが、読出開始アドレスを
第２の同期信号にて特定することが可能となる。

【００２３】よって、第２のパルス列信号の先頭に位置
するパルス信号をどのアドレスに記憶されたパルス信号
にすることが任意に選択可能となる。しかして、第２の
パルス列信号における１フレーム内の全部のパルス信号
の各ビット位置を平行移動できる。

【００２４】

【実施例】以下本発明の一実施例を図面を用いて説明す
る。

【００２５】図１は実施例のパルス列変換装置の概略構
成を示すブロック図である。このパルス列変換装置はバ
ースト信号を連続信号へ変換する機能を有する。また、
図７と同一部分には同一符号が付してある。したがって
、重複する部分の詳細説明を省略する。

【００２６】入力端子１から入力された図２に示す第１
のパルス列信号ａは切換スイッチ２１の常閉端子を介し
てデュアルポートメモリで構成されたデータメモリ２の
データ端子Ｄへ入力される。また、入力端子１と切換ス
イッチ２１の常開端子との間には遅延回路２２が接続さ
れている。入力端子２３から図２に示した第１の同期信
号ｈが切換スイッチ２４の常閉端子を介して、図２に示
す第１のクロック信号ｂが入力される書込アドレスカウ
ンタ４のリセット端子Ｒに印加される。また、入力端子
２３と切換スイッチ２４の常開端子との間には遅延回路
２５が接続されている。さらに、入力端子２６から図２
に示した第２の同期信号ｉが切換スイッチ２７の常閉端
子を介して、図２に示す第２のクロック信号ｃが入力さ
れる読出アドレスカウンタ７のリセット端子Ｒに印加さ
れる。また、入力端子２６と切換スイッチ２７の常開端
子との間には遅延回路２８が接続されている。前記各切
換スイッチ２１，２４，２７は、データメモリ２からア
ラーム信号ｅが入力されるカウンタ制御部２９にて同時
に切換制御される。

【００２７】前記第１の同期信号ｈは、図２に示すよう
に、第１のパルス列信号ａにおける１フレーム内に第１
の配列でもって収納された１番からＮ番までのＮ個のパ
ルス信号のうちの先頭（１番目）のパルス信号の発生タ
イミング（ビット位置）を示す。よって、この第１の同
期信号ｈの周期は第１のパルス列信号ａの周期Ｔと一致
する。

【００２８】また、前記第２の同期信号ｉは、前記第１
のパルス列信号ａの１番からＮ番までのＮ個のパルス信
号のうち、出力端子８から出力すべき変換後の第２のパ
ルス列信号ｇにおいて１フレーム内の先頭に位置させる
べきパルス信号の発生タイミング（ビット位置）を示す
。この実施例においては、（Ｎ−１）番目のパルス信号
を先頭に位置させることを示す。したがって、この第２
の同期信号ｉの周期は第１の同期信号ｈの周期Ｔと一致
する。

【００２９】また、カウンタ制御部２９は、データメモ
リ２から、書込アドレスカウンタ４による書込アドレス
値と読出アドレスカウンタ７の読出アドレス値が規定ア
ドレス以下に接近したことを示すアラーム信号ｅを受信
すると、各切換スイッチ２１，２４，２５へ切換信号を
送出して、各切換スイッチ２１，２４，２５を常開端子
側に切換える。その結果、第１のパルス列信号ａ，第１
の同期信号ｈ，第２の同期信号ｉの入力タイミングが各
遅延回路２２，２５，２８に設定された遅延時間だけ遅
れる。入力側の各遅延回路２２，２５の遅延時間は等し
く設定されているが、入力側の遅延回路２２，２５の遅
延時間と出力側の遅延回路２８の遅延時間とは互いに異
なる値に設定されている。よって、書込アドレスカウン
タ４と読出アドレスカウンタ７における書込アドレスと
読出アドレスとのタイミングがずれる。そして、書込ア
ドレス値と読出アドレス値とが規定アドレス以上離れる
と、データメモリ２から出力されるアラーム信号ｅが解
除される。なお、入力側の各切換スイッチ２１，２４と
出力側の切換スイッチ２７とはかならずしも同時に切換
える必要はなく、いずれか一方側の切換スイッチのみを
切換制御してもよい。

【００３０】次にこのように構成されたパルス列変換装
置の動作を図２のタイムチャートを用いて説明する。

【００３１】入力端子１に入力された図２に示すバース
ト信号状に配列されたＮ個のパルス信号を含む第１のパ
ルス列信号ａはデータメモリ２のデータ端子Ｄへ印加さ
れる。また、第１のクロック信号ｂは書込アドレスカウ
ンタ４へ印加される。そして、この書込アドレスカウン
タ４は第１の同期信号ｈによって、１番目のパルス信号
が入力するタイミングで１のアドレス値に初期化される
。よって、入力端子３から入力された第１のクロック信
号に同期して第１のパルス列信号ａの１番からＮ番まで
の各パルス信号はデータメモリ２の１番地から順番に書
込まれていく。そして、次の第１の同期信号ｈが入力す
ると、再度１番地から順番に書込まれていく。

【００３２】入力端子３から入力された第１のクロック
信号ｂはクロック変換器５へ入力される。このクロック
変換回路５はクロック間隔が前記規定周期ＴをＮ等分し
た周期（Ｔ／Ｎ）　に固定された第２のクロック信号ｃ
を出力する。この第２のクロック信号ｃは出力端子６へ
出力されると共に読出アドレスカウンタ７へ入力される
。

【００３３】読出アドレスカウンタ７は入力端子２６か
ら入力された第２の同期信号ｉによって、（Ｎ−１）番
目のパルス信号が入力されるタイミングで１のアドレス
値に初期値される。したがって、書込アドレスカウンタ
４の書込アドレス値と読出アドレスカウンタ７の読出ア
ドレス値との間にパルス信号２個分のずれが生じる。

【００３４】よって、第２のパルス列信号ｇにおける１
フレーム内の先頭に読出されるパルス信号は（Ｎ−１）
番目のパルス信号となる。その結果、図２に示すように
、第２のパルス列信号ｇ内において、（Ｎ−１），Ｎ，
１，２，……（Ｎ−２）の合計Ｎ個のパルス信号が連続
して収納される。

【００３５】すなわち、この実施例のパルス列変換回路
においては、バースト信号状配列を有する第１のパルス
列信号ａを連続信号状配列を有する第２のパルス列信号
ｇに変換できると共に、第２の同期信号ｉの発生位置（
ビット位置）をずらすことによって、変換された第２の
パルス列信号ｇの１フレーム内の先頭のパルス信号を任
意のパルス信号に設定できる。よって、１フレーム内に
配列された各パルス信号のビット位置を任意量だけずら
すことが可能となる。

【００３６】図３は本発明の他の実施例に係わるパルス
列変換装置の概略構成示すブロック図である。図１およ
び図１０と同一部分には同一符号が付してある。この実
施例装置は連続信号をバースト信号に変換する機能を有
する。

【００３７】すなわち、図１のパルス列変換装置におけ
るクロック変換回路を同期発振回路１０ａとタイミング
発生回路１０ｂとで構成し、データメモリ２の出力信号
をアンドゲート１１を介して出力端子８へ取出している
。

【００３８】このような構成のパルス列変換装置におい
て、入力端子１から連続信号状に配列された第１のパル
ス列信号ｄ１　が入力され、入力端子３から第１のクロ
ック信号Ｃ１　が入力され、入力端子２３から第１の同
期信号ｉ１　が入力され、また、出力側の入力端子２６
に第２の同期信号ｈ１　が入力されると、図１の実施例
の場合と同様の手順でもって、入力された連続信号状配
列を有するＮ個のパルス信号を含んだ第１のパルス列信
号ｄ１　が、バースト信号状配列を有するＮ個のパルス
信号を含んだ第２のパルス列信号ｊに変換される。同時
に、第２の同期信号ｈ１　にて指定されたパルス信号が
先頭になるように、第２のパルス列信号ｊの１フレーム
内の全部のパルス信号が平行移動される。

【００３９】このように、図１，図３で示す各パルス列
変換装置を用いることによって、パルス列信号の１フレ
ーム内に存在するＮ個の各パルス信号をバースト信号状
に配列しなおしたり、または連続信号状に配列しなおす
ことが容易に実施できると共に、同期信号によってＮ個
の各パルス信号うちの先頭に位置させるべきパルス信号
を特定できる。したがって、このパルス列変換装置から
出力されるパルス列信号の各パルス信号を任意のビット
位置へ平行移動できる。

【００４０】図４は本発明のさらに別の実施例のパルス
列変換装置の概略構成を示すブロック図である。図１と
同一部分には同一符号が付してある。したがって、重複
する部分の詳細説明を省略する。

【００４１】この実施例においては、切換スイッチ２１
とデータメモリ２の書込専用ポートのデータ端子Ｄとの
間に直列／並列変換回路３０を介挿し、かつデータメモ
リ２の読出専用ポートのデータ端子Ｄと出力端子８との
間に並列／直列変換回路３１を介挿している。

【００４２】このように構成されたパルス列変換装置で
あれば、データメモリ２に対する一つのパルス列信号の
書込，読出サイクル数が少なくなるので、パルス列変換
処理速度を上昇できる。

【００４３】

【発明の効果】以上説明したように、本発明のパルス列
変換装置によれば、書込アドレスカウンタと読出アドレ
スカウンタを初期化するタイミングを第１，第２の同期
信号でもって外部か与えるように構成している。したが
って、パルス列信号の１フレーム内のＮ個のパルス信号
の配列を例えばバースト信号状に変換したり、連続信号
状に変換することができるのみならず、このパルス列変
換時に１フレームのうちで任意のパルス信号を先頭のパ
ルス信号に設定でき、１フレーム内の全部のパルス信号
の各ビット位置を平行移動でき、出力されるパルス列信
号の選択範囲を容易に拡大できる。

【図面の簡単な説明】

【図１】　　本発明の一実施例に係わるパルス列変換装
置の概略構成を示すブロック図、

【図２】　　同実施例装置の動作を示すタイムチャート
、

【図３】　　本発明の他の実施例に係わるパルス列変
換装置の概略構成を示すブロック図、

【図４】　　本発明のさらに別の実施例に係わるパルス
列変換装置の概略構成を示すブロック図、

【図５】　　
同期インタフェースのフレーム構成を示す図、

【図６】　　同フレーム構成のパルス列信号を示す図、

【図７】　　従来のパルス列変換装置の概略構成を示す
ブロック図、

【図８】　　同従来装置の動作を示すタイムチャート、

【図９】　　従来の他のパルス列変換装置の概略構成を
示すブロック図、

【図１０】　　同従来装置の動作を示すタイムチャート
。

【符号の説明】

１，３，２３，２６…入力端子、２…データメモリ、４
…書込アドレカウンタ、５，１０…クロック変換回路、
７…読出アドレスカウンタ、１１…アンドゲート、２１
，２４，２７…切換スイッチ、２２，２５，２８…遅延
回路、２９…カウンタ制御部、３０…直列／変列変換回
路、３１…並列／直列変換回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　規定周期内に複数のパルス信号を第１
   の配列で収納してなる第１のパルス列信号が入力される
   書込専用ポートと読出専用ポートとを有したデータメモ
   リ（２）　と、前記第１のパルス列信号の各パルス信号
   の発生タイミングを示す第１のクロック信号に同期して
   前記データメモリの書込専用ポートへ書込アドレスを順
   次指定していく書込アドレスカウンタ（４）　と、前記
   第１のクロック信号のクロック発生タイミングを第２の
   クロック発生タイミングへ変換するクロック変換回路（
   ５）　と、このクロック変換回路から出力された第２の
   クロック信号に同期して前記データメモリの読出専用ポ
   ートへ読出アドレスを順次指定していく読出アドレスカ
   ウンタ（７）　とを有し、前記データメモリの読出専用
   ポートから前記規定周期内に複数のパルス信号を第２の
   クロック信号のクロック発生タイミングに対応する第２
   の配列で収納してなる第２のパルス列信号を読出すパル
   ス列変換装置において、前記規定周期と同一周期を有し
   、前記第１のパルス列信号における複数のパルス信号の
   うちの先頭のパルス信号の発生タイミングに同期する第
   １の同期信号によって前記書込アドレスカウンタのアド
   レス値を初期化し、前記規定周期と同一周期を有し、前
   記第１のパルス列信号における複数のパルス信号のうち
   の前記第２のパルス列信号において先頭に位置させるべ
   きパルス信号の発生タイミングに同期する第２の同期信
   号にて前記読出アドレスカウンタのアドレス値を初期化
   することを特徴とするパルス列変換装置。