JPH03201842A

JPH03201842A - バッファ装置

Info

Publication number: JPH03201842A
Application number: JP1344353A
Authority: JP
Inventors: Eiji Otsuka; 英治大塚
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-12-28
Filing date: 1989-12-28
Publication date: 1991-09-03
Anticipated expiration: 2013-01-26
Also published as: JP2703377B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は例えば、ＩＳＤＮ回線に接続して使用される電
子交換機のインターフェース等に使用され、互いに非同
期の通信路間での伝送フレームの授受に際して問題とな
る位相差の吸収を図るために用いるエラスティックバッ
ファ装置の改良に関する。

（従来の技術）近年、通信技術の進歩や通信形態の多用化に伴い、種々
の通信ネットワークシステムが開発されているが、その
中にディジタル総合サービス網（ＩＳＤＮ　：　ｆｎｔ
ｅｇｒａｔｅｄ　５ｅｒｖｉｃｅｓ　ｄｉｇｉｔａｌ　
ｎｅｔｗｏｒｋ）がある。このｌ５ＤＮは、電話、デー
タ、ファクシミリ通信や各種通信処理サービスを一つの
ディジタル通信網で総合して提供するもので、このｌ５
ＤＮを使用した通信システムは、例えば、次の如く構成
される。

すなわち、このシステムはディジタル回線交換網やパケ
ット交換網、共通線信号網等が接続されるｌ５ＤＮ交換
機を有し、このｌ５ＤＮ交換機に対し、加入者線をユー
ザ宅内の網終端装置に接続し、ユーザ宅内ではこの網終
端装置を宅内バスに接続し、宅内バスには電話装置やフ
ァクシミリ装置、ボイスメール装置、印字装置、パーソ
ナルコンピュータ等の通信端末装置を接続している。そ
して、各加入者線毎に複数の通信チャネルを選択的に使
用して通信端末装置間で所望の通信を行う。例えば、伝
送速度が１９２にビット／秒の１次群基本インターフェ
ースでは、６４にビット／秒のＢチャネル二つと、１６
　Ｋビット／秒のＤチャネル−つとを時分割多重し、こ
れらのチャネルを使用してデータ等の伝送を行うことが
できる。

このようなｌ５ＤＮ網における電子交換機の構成を第６
図に示す。

ｌ５ＤＮ交換機の基本的構成は、ｌ５ＤＮ網とのインタ
ーフェースを行うｌ５ＤＮインターフエース３、ｌ５Ｄ
Ｎ網より送受されるディジタルデータの交換を行う時分
割スイッチユニット１、ｌ５ＤＮ網のサンプリング周波
数と電子交換機のサンプリング周波数との同期を行うた
めのＰＬＬ　（フェーズロックループ）回路２、内線電
話機のインターフェース５、これら時分割スイッチユニ
ット１　、ｌ５ＤＮインターフエース３、内線電話機イ
ンターフェース５等を制御し、通話路の作成、終話監視
、その他ｌ５ＤＮのサービスに対応し交換機を制御する
中央制御回路４から構成される。

以下、ｌ５ＤＮインターフエース３が１次群インターフ
ェースであった場合の動作例を示す。

第７図はＩＳＤＮ１次群インターフェース３の内部構成
を示したブロック図であり、図に示すようにレシーバ６
、サンプリング＆フレーミング回路７、クロック抽出回
路８、受信用コンバータ　９、送信用コンバータｌＯ１
分周器１１、プロトコル制御回路１２、トランスミッタ
１３、ＰＬＬ回路１４、エラスティックバッファ１５等
より構成される。

ｌ５ＤＮ網から受信されるＡ　Ｍ　１　　（Ａｌｔｅｒ
ｎａｔｅＭａｒｋ　Ｉｎｖｅｒｓｉｏｎ）符号の信号は
レシーバ６によって回路内のディジタルＩＣの動作レベ
ル、例えば、ＴＴＬレベルやＣＭＯＳレベルに適合した
信号に変換される。レシーバ６の出力信号はＡＭＩ符号
を正規化した信号であり、この信号にはクロック信号が
重畳されている。従って、このクロックを分離し、ｌ５
ＤＮからの受信データをサンプリングするためのクロッ
クを作るのがクロック抽出回路８である。

このクロック抽出回路８により分離して出力されたクロ
ック信号をもとに、サンプリング及フレー２フフ回路７
は受信データをサンプリングし、次にこのサンプリング
された受信データより、フレームビットの抽出を行い、
受信されたデータのチャネル１を先頭に順次、各チャネ
ルを１　、５４４Ｍｂｐｓの速度でシリアルデータとし
て出力する。

このように、サンプリング及フレー２フフ回路７では、
ｌ５ＤＮ回線からの受信データのサンプリングとフレー
ム同期を行い、受信データを１　、５４４Ｍｂｐｓのシ
リアルデータ（ＰＣＭデータ）として順次出力する。こ
こで、ｃｈ２４　（データチャネル２４）までのデータ
がプロトコル制御回路１２に読み取られ、プロトコル制
御が行われる。プロトコル制御の結果、ＣＰＵ制御バス
を介してＣＰＵ制御用の情報がプロトコル制御回路１２
と中央制御回路４との間で授受され、内線の読び出し制
御、時分割スイッチ１の制御が行われ、通話路が形成さ
れる。

次に通話路が形成されるまで、すなわち、サンプリング
及フレー２フフ回路７の出力するＰＣＭデータが電子交
換機のＰＣＭハイウェイに送出されるまでの経緯を説明
する。

サンプリング及フレー２フフ回路７において、サンプリ
ングとフレーム同期を行って得た受信データは１．５４
４　Ｍｂｐｓであることは既に述べたが、この受信され
たシリアルデータは２４チャネル分（６４ＫｂｐｓＸ　
２４　；従って、６４ＫｂｐｓＸ　２４＋フレーミング
ビツト（８ビツト）　−１，５４４Ｍｂｐｓとなる）が
多重化されたものであり、ｃｈｉ　　（チャネル１）を
示すフレームパルスを持つ。

１．５４４Ｍｂｐｓ→２．０４８　Ｍｂｐｓ変換用の受
信用コンバータ　９はこのフレームパルスをもとに、Ｃ
ｈｌ（チャネル１）を判別し、１．５４４　ＭｂｐＳの
シリアルデータを読み込む。この読み込みを行うために
用いるクロック信号は、クロック抽出回路８の出力クロ
ック、すなわち、サンプリングクロックとする。

受信用コンバータ　９はサンプリング及フレー２フフ回
路７の１．５４４　Ｍｂｐｓの伝送速度の出力データを
２．０４８　Ｍｂｐｓの伝送速度にデータ速度を変換す
る。この変換出力を電子交換機におけるＰＣＭハイウェ
イ１６側とのインターフェースであるエラスティックバ
ッファ１５へ送出する。

速度変換の様子は第８図（ａ）に示すが、受信系におけ
る速度変換は１．５４４　Ｍｂｐｓを２．０４８　Ｍｂ
ｐｓに変換するものであるから、チャネル当り、６４Ｋ
ｂｐｓとすると、２，０４８　Ｍｂｐｓでは６４Ｋｂｐ
ｓＸ　３２であり、実際の伝送チャネル数は２４チヤネ
ルであるから、８チャネル分あまる。そのため、６４Ｋ
ｂｐＳ×８チャネル分はデータを伝送しないようにして
いる。

すなわち、多重して伝送するのはｉから２４チヤネルま
での２４チャネル分であり、１．５４４　Ｍｂｐｓの速
度の場合、これを１２５μｓで送るが、１．５４４Ｍｂ
ｐｓから２．０４８　Ｍｂｐｓにデータ速度を変換する
際には１２５μｓで２．０４８　Ｍｂｐｓに変換するた
めに、３２チヤネル分の容量になる。しかし、増えた８
チャネル分のタイムスロット（２５から３２までのタイ
ムスロット）は、ハイインピーダンスとし、実際のデー
タ伝送には使用しない。

このようにしてコンバータ　９により速度変換された出
力データはエラスティックバッファ１５に送られ、ここ
に−時保持される。エラスティックバッファ１５は１フ
レームのデータをストアするメモリから構成されており
、変換器側（コンバータ９．１０側）のＰＣＭ同期信号
とｌ５ＤＮインターフエース３内の受信フレーム同期信
号（フレームパルス）との間の位相を吸収する役割を担
っている。

その理由は大きく分けて２つあり、１つはｌ５ＤＮ回線
側と交換機側ＰＣＭハイウェイとでは、同期関係が全く
無いので、ｌ５ＤＮ回線側の受信データと、交換機のＰ
ＣＭハイウェイとの位相が異なってしまうために、この
位相の違いを吸収するためのバファが必要となるためで
ある。

もう１つは、ｌ５ＤＮ回線より受信される受信データに
はジッタやワンダが含まれており、時間的なゆらぎを吸
収する必要があるからである。

エラスティックバッファ１５はこれら位相のずれやジッ
タ、ワンダを吸収するように構成される。

このように受信データは上記エラスティックバッファ９
によって位相吸収及びジッタ、ワンダと云った受信デー
タのゆらぎを吸収して電子交換機側のＰＣＭ０Ｍハイラ
イ１送信される。通常ＰＣＭハイウェイ１６は２．０４
８Ｍｂｐｓ、すなわち、３２チヤネル分の通話路ＰＣＭ
データが多重化されたハイウェイであり、時分割タイム
スイッチ１によって交換接続が行われる。また、ｌ５Ｄ
Ｎ−次群インターフェースの伝送は２４チヤネルを多重
化しているので、上述の速度変換が必要となる。

ＰＣＭハイウェイ１６からｌ５ＤＮ網への送出はエラス
ティックバッファ１５を介して受けた伝送速度２．０４
８　Ｍｂｐｓのデータを、送信用コンバータ１０で１．
５４４　Ｍｂｐｓに速度変換する。これは第８図（ｂ）
に示すように、３２チヤネル分のタイムスロットの後半
の８チャネル分を削ってｌチャネルから２４チヤネルま
での２４チャネル分のタイムスロット分を取り出すこと
で行う。これをフレームビット付加回路１３に与えて、
ここでフレームビットを付加し、トランスミッタ１３に
与えてｌ５ＤＮ網へと送出する。

ここでｌ５ＤＮ　１次群インターフェースと交換機側時
分割スイッチ１との間で位相吸収を行うエラスティック
バッファ１５．２．０４８　Ｍｂｐｓ／　１．５４４１
４ｂｐｓの変換器であるコンバータ　９．ＩＯの動作ク
ロックについて説明する。

第１に受信データより作成した１、５４４　ＭＨｚのク
ロックは分周器１１によって分周され、８　Ｋ１１ｚの
クロックが作られる。これは１．５４４　ＭＨｚのクロ
ックを１９２分周することで得られる。次にＰＬＬ回路
１４は前記８　ＫＨｚクロックを逓倍することにより１
．５４４　ＭＨｚ　、　２．０４８　ＭＨｚクロックを
作成する。

１．５４４　ＭＨｚは送信用クロックであり、受信デー
タが回線の故障などで得られなくなった場合も送信でき
るように、ＰＬＬ回路１４は自走で１．５４４ＭＨｚを
発信できるように構成しである。また、２．０４８　Ｍ
ｂｐｓの伝送速度で送られてくるデータを１．５４４　
Ｍｂｐｓの伝送速度に速度変換するための送信用コンバ
ータｌＯの読み出しクロックとしても用いられる。

２．０４８　ＭＨｚも　１．５４４　ＭＨｚと同様に作
成され、２、（１４８Ｍｂｐｓ／　１．５４４　Ｍｂｐ
ｓ変換する送信用コンバータ１０の２．０４１ｉ　Ｍｂ
ｐｓ側デー少データ込みクロックは、エラスティックバ
ッファ１５、受信用コンバータ９の読み出しクロックと
しても用いられる。また、コンバータ　９．１０、エラ
スティックバッファ１５はＰＬＬ回路１４のフレームパ
ルスにより同期されて動作する。

このような同期を実施する系を用いる理由を以下に示す
。

通常、交換機とｌ５ＤＮインターフエースとはサンプリ
ング周波数において同期する系を作るように構成される
。

これは、伝送速度の異なる場合、データの伝速に欠落が
発生するためで、ｌ５ＤＮインターフエース３より出力
される８　ＫＨｚクロック（すなわち、サンプリング周
波数）を交換機側のＰＬＬ回路２により逓倍することに
より、２．０４８　ＭＨｚを得、これを交換機側の時分
割スイッチ（にクロック信号として与えて、周波数同期
を行う。これにより、周波数的には同期するようになる
ものの、位相の同期はとれないため、ＰＣＭハイウェイ
１６のチャネル１とｌ５ＤＮのチャネル１とは位を目の
差が常に存在することになる。これを吸収するのが前述
したエラスティックバッファ１５である。

交換機側とｌ５ＤＮインターフエース３とのデータ授受
は、このようにエラスティックバッファ１５を通して行
われるが、ｌ５ＤＮインターフエース３内では２．０４
８　Ｍｂｐｓ／　１．５４４　Ｍｂｐｓの速度変換をす
る必要がある。

また、ｌ５ＤＮインターフエースカードは１交換機に多
数収容されるために、交換機側としては各ｌ５ＤＮイン
ターフエース３が個々に独立分離して動作して、ＰＣＭ
ハイウェイとの間のデータ授受とＣＰＵ制御データの授
受をするだけで済むようにし、特別な制御はしないで済
むように構成されている。このようにするために、エラ
スティックバッファｉ５をＰＣＭハイウェイＩ６との間
のインターフェースとして用いている。

次にエラスティックバッファ１５の動作を説明する。

第９図はエラスティックバッファ１５の概念図であり、
入力データのフレーム同期信号が入力されると書込みア
ドレスカウンタＷＣＡはリセットされ、入力データはメ
モリＭにその先頭アドレス位置から書き込まれる。そし
て、書込みアドレスカウンタＷＣＡはデータクロックに
より、順次アドレス更新され、その時々の示すアドレス
位置に人力データを書き込んで行く。

一方、メモリＭよりの読出しは読み出しアドレスカウン
タＲＣＡの指示するアドレス対応のものについて行うが
、出力データ側のフレーム同期信号が入力されると、読
み出しアドレスＲＣＡはリセットされ、これにより、メ
モリＭの先頭からカウンタＲＣ＾の内容に従い、データ
が読み出される。

このように、入力されたデータのメモリＭへの書込動作
、メモリＭからの読出し動作は独立しているため、入力
端、出力側の位相を吸収することが可能となる。

しかしながら、エラスティックバッファ１５は受信用デ
ータの位相吸収用、送信用データの位相吸収用と云うよ
うに、系統別に設ける必要があり、回路規模の大型化を
招くことが避けられない。

そこで、１フレ一ム分のみのメモリを使用して送受信共
用の構成とすることが考えられるが、このようにすると
小形化・低価格化が期待できるものの、送信系と受信系
は互いに同期を考えずにデータを扱うことから、入力系
と出力系が共用のメモリを使用することになると、デー
タアクセスの衝突が避けられないと云う問題がある。

（発明が解決しようとする課題）上述の如く、ｌ５ＤＮ交換機では交換機内部での伝送デ
ータの位相と、網の伝送データの位相とで同期関係がな
いため、これらの位相の吸収等のためにエラスティック
バッファを設け、授受するデータはこれに一旦、取り込
んでから読出すことで対処している。

一方、交換機内部のＰＣＭハイウェイとエラスティック
バッファとの間のデータ授受、エラスティックバッファ
と送信用、受信用の各コンバータとの間のデータ授受は
同期関係が無いことから、１フレ一ム分の容量のメモリ
を１系統のみ設けて、これを送信系と受信系で共用する
構成をとれない。

すなわち、送信系と受信系が共用のメモリを使用するこ
とになると、データアクセスの衝突が避けられないから
、エラスティックバッファでは１フレ一ム分ずつメモリ
容量を持たせたメモリを、送信データ用、受信データ用
にそれぞれ用意する必要がある。

そのため、装置の回路規模の大型化が避けられず、交換
機内にはｌ５ＤＮインターフエースは複数設けられるの
で、装置の大型化とコストア・ノブが避けられないと云
う問題点があった。

そこで、本発明の目的とするところは、１フレ一ム分の
みの送受信共用のメモリにてエラスティックバッファを
構成しても、支障なく目的の機能を得ることができて、
回路規模を増大を抑制でき、コストの低減を図ることが
出来るようにしたバッファ装置を提供することにある。

〔発明の構成〕

（問題を解決するための手段）上記目的を達成するため、本発明は次のように構成する
。すなわち、複数のタイムスロットよりなり、複数チャ
ネルのデータをそれぞれのチャネルに割当てたタイムス
ロットを使用して伝送するための伝送フレームを、異な
る通信路間で授受するため、受信した伝送フレームを一
旦保持し、送出側のタイムスロットに同期して読出して
送出することにより前記通信路間の位相差等を吸収する
ようにしたバッファ装置において、少なくとも伝送フレ
ームの構成タイムスロット数分のメモリアドレスを持ち
、二つのアクセスポートを有すると共にこれらポートは
前記伝送路に対応させてあり、それぞれのポートのアク
セス指令に応じ、そのアクセス指令を受けたポート側で
データの授受を行うと共に二つのポートが同一アドレス
に対するアクセスを行う競合時には一方に優先権を与え
て他方はアクセスを禁止するようにした競合制御機能を
有する送受信共用のメモリ手段と、前記各ポート対応に
設けられ、受信データを一時保持すると共に該保持デー
タを対応するポートより前記メモリ手段に供給するバッ
ファ手段と、前記各ボート対応に設けられ、そのボート
対応の通信路側より得られるフレーム同期信号でフレー
ム同期をとると共に、該通信路側の伝送クロックにて伝
送フレームにおける現在のタイムスロットを検知し、前
記メモリ手段の指定ポートに対する禁止の期間、前記タ
イムスロットの検知を停止する検知手段と、前記各ポー
ト対応に設けられ、そのポート対応の前記検知手段の出
力をもとに現在のタイムスロットに対応した書き込みア
ドレス情報およびその前のタイムスロットに対応した読
出しアドレス情報をそれぞれタイミングをずらして発生
する各ポート対応のアドレス発生手段と、前記各ポート
対応に設けられ、そのポート対応の前記検知手段のタイ
ムスロット検知出力にてタイミングをとると共に前記ア
ドレス発生手段が前記書き込みアドレス情報を発生する
タイミング時には送信データを読出すべく、前記読出し
アドレス情報を発生するタイミング時には前記バッファ
手段に保持された受信データを前記メモリ手段に書き込
むべく、アクセス指令を前記対応ポートに与えるタイミ
ング制御手段とより構成する。

（作　用）このような構成において、伝送フレームを異なる通信路
間で授受する際に競合制御機能を有する送受信共用のメ
モリ手段を用いて一方の通信路側ではこのメモリ手段の
一方のポートよりアクセスし、他方の通信路側ではこの
メモリ手段の他方のポートよりアクセスすることにより
、受信伝送フレームを一旦、このメモリ手段に保持し、
退出側のタイムスロットに同期して読出して送り出すこ
とで、通信路間の位相差等を吸収して送受信する。

すなわち、それぞれの通信路側ではその通信路側より得
られる受信データをそれぞれ対応のノくッファ手段に一
時保持し、また、各ポート対応の検知手段は該ポート対
応の通信路側より得られるフレーム同期信号および伝送
り口・ンクを用い、これらのうち、フレーム同期信号で
フレーム同期をとると共に、伝送クロックを参照して伝
送フレームにおける現在のタイムスロットを検知する。

そして、それぞれのポート対応のアドレス発生手段はそ
のポート対応の検知手段の出力をもとに現在のタイムス
ロットの直前のタイムスロット対応の書き込みアドレス
情報およびその前のタイムスロット対応の読出しアドレ
ス情報をそれぞれタイミングをずらして発生し、前記メ
モリ手段にそれぞれ対応のポートより与えてアドレス指
定を行う。一方、それぞれのポート対応のタイミング制
御手段はそのポート対応の前記検知手段の出力をもとに
通信路側の前記伝送フレームにおける各タイムスロット
のタイミングを検知すると共に前記アドレス発生手段が
前記書き込みアドレス情報を発生するタイミング時には
送信データを読出すべく、前記メモリに前記対応ポート
より読出しのアクセス指令を与え、前記読出しアドレス
情報を発生するタイミング時には該ポート対応の前記バ
ッファ手段に保持された受信データを前記メモリ手段に
書き込むべく、書込みのアクセス指令を与える。

そのため、２つのポートそれぞれのアクセスしようとす
るアドレスが競合（衝突）しない限り、片方の通信路よ
り受けたデータを、もう片方の通信路へ位相差を吸収し
て渡すことができる。

競合が生じた場合はメモリ手段は一つのポートに優先権
を与え、他はアクセスを禁止する。そのため、禁止され
た方のポートに接続されている検知手段は伝送クロック
の参照を停止するので当該禁止ポートに接続されている
アドレス発生手段はその禁止の間、アドレス出力動作を
停止りする。

そして、優先権を得た側のポートのアクセスが終わると
、禁止が解かれるので動作を再開し、先の競合時に競合
したアドレスを再度、アクセスすることになる。以後は
、タイミングがずれるので２つのポートはアクセスの競
合が生じない。

この結果、非同期の２つの通信路間で伝送フレームの授
受を行う場合に、送信系と受信系を共通のメモリを介し
て授受することが可能になり、メモリの節約を図ること
ができると共に、メモリの節約できる分、回路の小形化
を図ることができるようになる。

（実施例）以下、本発明の一実施例について、図面を参照して説明
する。

第１図は本発明の一実施例であり、図中３１は送信系用
および受信系用共用のデュアルポートＲＡＭ　　（ラン
ダム・アクセス・メモリ）である。このデュアルポート
ＲＡＭは２つのアクセスポートを持ち、２つのアクセス
ポートより同時にアクセスすることができるメモリであ
り、このデュアルポートＲＡＭ　３１は２つのポートか
らアクセスした際におけるアクセスの衝突時には衝突を
意味するビジー信号／ＢＵＳＹを送出することかできる
。すなわち、デュアルポー）ＲＡＭ３１は２つのポート
より同時期に同一のアドレスをアクセスする要求が入る
と後からアクセス要求したポートにビジー信号／ＢＵＳ
Ｙを送出する構成としである。

２０および３３はバッファ、２１および３２はシリアル
データをパラレルデータに変換するＳ／Ｐ　（シリアル
／パラレル）変換器、２２および３４はパラレルデータ
をシリアルデータに変換するＰ／Ｓ　（パラレル／シリ
アル）変換器、２３．２４はカウンタ２７゜２８の出力
からアドレスを作成するアドレス作成器でＲＯＭ　（リ
ード・オンリ・メモリ）などにより構成する。

２５、２８はカウンタ２７．２８の出力をもとに、デュ
アルポー）ＲＡＭ３１のリード／ライト信号を作るタイ
ミング作成回路である。前記カウンタ２７．２８はフレ
ーム同期信号に同期してクリアされ、２．０４８　ＭＨ
ｚクロックを“０“〜“２５５”までカウントするもの
である。

バッファ２０、Ｓ／Ｐ変換器２１、アドレス作成器２３
、タイミング作成回路２５、カウンタ２８、Ｐ／Ｓ変換
器３４はＢ側の構成要素であり、バッファ３３、Ｓ／Ｐ
変換器３２、アドレス作成器２４、タイミング作成回路
２６、カウンタ２７、Ｐ／Ｓ変換器２２はＡ側の構成要
素である。

Ａ側において、入力端子ＡＩＮの人力はＳ／Ｐ変換器３
２に入り、ここでパラレル変換されたデータは一旦、バ
ッファ３３に入り、デュアルポートＲＡＭ　３１のＡポ
ート側のデータ入出力端子ＤＡＴＡ（Ａ）へと人力され
る。

また、データ入出力端子ＤＡＴＡ　（＾）からの出力デ
ータはＰ／Ｓ変換器２２によりシリアル変換されてＡ側
の出力端子Ａ　ＯＵＴへと送り出される構成としである
。カウンタ２７はＡ側に供給されるｌ５ＤＮ回線抽出の
８　ｋ　Ｈｚクロックより作成された２、０４８　Ｍｌ
ｌｚクロックをカウントする８ｂｉｔカウンタであり、
デュアルポートＩ？ＡＭ　３１のＡポート側のビジー信
号／ＢＵＳＹによりウェイトをかけられると、その間、
カウントを停止し、また、ｌ５ＤＮ回線からの受信フレ
ームから抽出したフレーム同期信号によりリセット（Ｏ
クリア）される構成となっている。

アドレス作成器２４はこのカウンタ２７のカウント値に
対応したアドレスデータを発生し、デュアルポートＲＡ
Ｍ　３１のＡポート側のアドレス入力端子＾０〜へ６に
与えてアドレスを指定する。また、タイミング作成回路
２６はカウンタ２７のカウント値を受け、このカウント
値の下位ビットが所定の値に達したとき書込み・読出し
の信号を発生するものである。

また、バッファ３３はカウンタ２７のカウント値の下位
ビットが所定の値に達したとき、ゲートを閉じ、保持デ
ータをデュアルポートＲＡＭ３１のＡポート側に送り出
すようにしである。

また、Ｂ側において、入力端子ＢＩＮの入力はＳ／Ｐ変
換器２１に入り、ここでパラレル変換されたデータは一
旦、バッファ２０に入り、デュアルポー　ｌ−ＲＡＭ　
３１のＢポート側のデータ入出力端子ＤＡＴＡ（Ｂ）へ
と入力される。

また、データ入出力端子ＤＡＴＡ　（Ｂ）からの出力デ
ータはＰ／Ｓ変換器３４によりシリアル変換されてＢ側
の出力端子Ｂ　ＯＵＴへと送り出される構成としである
。カウンタ２８はＢ側に供給される交換機内部の発生ク
ロックである２、０４８　ＭＨｚクロックをカウントす
る５ｂｉｔカウンタであり、デュアルポートＲＡＭ３１
のＢポート側のビジー信号／ＢＵＳＹによりウェイトを
かけられると、その間、カウントを停止し、また、交換
機内部のＰＣＭハイウェイからの受信フレームから抽出
したフレーム同期信号によりリセット（０クリア）され
る構成となっている。

アドレス作成器２３はこのカウンタ２Ｂのカウント値に
対応したアドレスデータを発生し、デュアルポートＲＡ
Ｍ　３１のＢポート側のアドレス入力端子ＡＯ〜へ〇に
与えてアドレスを指定する。また、タイミング作成回路
２５はカウンタ２６のカウント値を受け、このカウント
値の下位ビットが所定の値に達したとき、書込み・読出
しの信号を発生するものである。また、バッファ２０は
カウンタ２６のカウント値の下位ビットが所定の値に達
したとき、ゲートを閉じ、保持データをデュアルポート
ＲＡＭ３１のＢボート側に送り出すようにしである。

第２図は第１図に示した本発明装置の動作タイミングを
示す図であり、第３図ははアクセスの衝突峙の動作を示
すタイムチャートである。以下、これらの動作を説明す
るが、その前にデュアルポートＩ？ＡＭ　３１について
第５図を用いて簡単に説明する。

第５図に示すように、デュアルポートＲＡＭ３１はその
内部に１つのメモリアレイ３（２があり、このメモリア
レイ３１２にＡ、８２つの１１０ポートが設けである。

これらのポートのうち、Ａボートは１１０バツフア３１
３と、アドレスを指定するデコーダ３１５があり、Ｂポ
ートはＩ１０バッファ３１４と、アドレスを指定するデ
コーダ３１６がある。

Ｉ１０バッファ３１３　、３１４はメモリアレイ３１２
に対する自接続ボートへのデータの授受を行うためのバ
ッファであり、デコーダ３１５　、３１８は自己の所属
ポートより入力されたアドレス情報をデコードしてメモ
リアレイ３１２のリード／ライトアドレスを指定する。

ここで、デュアルポートＲＡＭ　３１では上記２つのＩ
１０ポートいずれからでも、メモリアレイ３１２を同時
にアクセスすることができる。そのため、アクセスの競
合が発生する問題がある。すなわち、Ｉ１０ポートであ
るＡ、８両ポートより、同時に同アドレスのアクセスが
行われようとした場合である。

そのために、Ａ、８両ポートのアクセス状況を監視し、
同アドレスを同時期にアクセスしようとした際には、一
方のみを許可すべく競合防止制御を行う競合回路３１７
が設けである。そして、この場合、先にアドレスを定め
たポートの方が優先権が与えられ、後着の同アドレス・
アクセス要求を出したポートには、ビジー信号／ＢＬＩ
ＳＹが送出され、そのポートからのリード／ライトが禁
止されるようになっている。さらにこのとき、内部では
ビジー信号／ＢＵＳＹが出力された側のポートからのメ
モリアレイ３１２への書き込みを防止するようにしてい
る。（但し、“／”は負論理であることを示す）ビジー信号／Ｂ［ＩＳＹが出力される様子は第４図に示
す如くである。但し、図において、（ｂ）〜（ｄ）　、
　（＋）はＡポートの各信号を、また、（ｆ）〜（ｈ）
　、　（ｊ）はＢポートの各信号を示している。

一つのポートから同アドレスを指定してのアクセス要求
が生じると、その要求に対する処理が終了するまでは他
方のポートに対してビジー信号／ＢｔｌＳＹが送出され
るので、両ポートでアクセス競合が生じると、遅く要求
が生じた側ではこのビジー信号／ＢＵＳＹを受けてアク
セスを禁止される。アドレスが同じでなければ、両ボー
トから同時にアクセスすることができる。

以上がデュアルポートＲＡＭ　３１の動作であるが、次
に本発明によるエラスティックノくツファの動作説明を
する。

まず、エラスティックバッファはＡ側（ｌ５ＤＮ回線側
）、Ｂ側（交換機内部のＰＣＭ／Ｘイウエイ側）の位相
差を吸収するために使用されるために、それぞれ別のフ
レーム同期信号、２．０４８　ＭＨｚ　りｏツクが入力
されるが、それぞれの側でのフレーム同期信号と入出力
される２、０４８　Ｍｂｐｓデータは第２図に示すよう
に３２チヤネル目のタイムスロ・ソトＴＳ３２と１チャ
ネル目のタイムスロットＴＳＩとの境目で発生するよう
な関係を持たせるように第１図回路は構成しである。

従って、フレーム同期信号のパルスがアクティブ（負パ
ルス）の時に、２．０４８　Ｍｂｐｓシリアルデータの
タイムスロット１を意味していることになる。

このようなフォーマットの２．０４８　Ｍｂｐｓシリア
ルデータがデュアルポートＲＡＭ　３１に書き込まれ、
ある位相をおいて反対側ポートから読み出され、シリア
ルデータとして出力される。

はじめにこの過程を説明する。まず、入力端子ＡＩＮよ
り人力されたシリアルデータはＳ／Ｐ変換器３２におい
てパラレルデータに変換される。そして、バッファ３３
に送って一時保持する。これをデュアルポー１−ＲＡＭ
３１に書き込むが、その書き込みタイミングはＡ側のカ
ウンタ２７の出力によって行われる。

例えば、入力端子ＡＩＮに人力されたシリアルデータの
うち、タイムスロットＴＳ２のデータかデュアルポート
Ｉ？ＡＭ　３１に書き込まれるのは、タイムスロットＴ
Ｓ２における８　ｂｉｔのデータを受信した後であり、
このタイミングをタイミング作成回路２６はカウンタ２
７のカウント値により知って作成するので、このタイミ
ング作成回路２６が作成したライト信号（書き込み信号
）をデュアルポートＲＡＭ３１のＡボートに与ると共に
、この時のタイミングをカウンタ２７のカウント値より
知ってバッファ３３を閉じると同時にバッファ３３の保
持データをデュアルポートＲＡＭ　３１のデータ人出力
端子に送るようにする。

このタイミングはカウンタ２７のカウント出力を用いて
次のようにして行う。

例えば、カウンタ２７は“０”〜“２５５”までをカウ
ントするものであり、２．０４８　ＭＨｚクロックをカ
ウントするので、１つのタイムスロット（１２５μＳ／
３２スロツト）の期間では８クロック分が人力されるこ
とになって、カウンタ２７は８カウントだけカウントを
進める。従って、１つのタイムスロットではカウンタ２
７の出力は“ｏｏｏ　ｂ　”〜“１１１ｂ“　（但し、
ｂは２進表記を示す）までが順次出力され、これは下位
２ビット分を見る限りでは１から３２までのいずれのタ
イムスロットでも同一の出力となるので、下位２ビット
分、すなわち、２°ｂｉｔと２”ｂｉｔのＡＮＤ出力を
使用すれば、１つのタイムスロット内で２回のアクセス
、例えば、 “７２°ｂｉｔ″ＡＮＤ　　“／２”　ｂｉｔ　”　Ａ
ＮＤ　　“７２２ｂｉｔ”−“Ｈ”の時ライト、または
、 “／２°ｂｉｔ　”　ＡＮＤ　　”／２’　ｂｉｔ″Ａ
ＮＤ　　“２２ｂｉｔ”−“Ｈ″の時リード、などのように条件設定すれば、簡単にタイミングを作成
することができる。

このようにしてタイミングを合わせてライトされるタイ
ムスロットＴＳ２のデータは、アドレス作成器２４によ
ってカウンタ出力をデュアルポートＲＡＭ　３１のメモ
リアドレス“０２Ｈ”　（但し、　１１は１６進表記を
示す）に変換する。

このアドレス作成は、ＲＯＭによりカウンタ出力に対す
るアドレスを予め定めておけば良い。

この場合、デュアルポートＲＡＭ　３１のリード／ライ
ト時にアドレスを変え、Ａポート側でライトしたアドレ
スはＢポート側でリードされるようにアドレスを設定し
ておく。Ｂポート側もＢ個構成要素を用いて同様に行う
。

第３図に動作例を示す。この動作例では、出力端子Ａ　
ＯＵＴが交換機からｌ５ＤＮ回線への送信出力用として
、また、出力端子Ｂ　ＯＵＴがｌ５ＤＮ回線から交換機
への受信出力用として使用され、入力端子ＡＩＮがｌ５
ＤＮ回線から交換機への受信出力用として使用され、入
力端子ＢＩＮが交換機からｌ５ＤＮ回線への送信出力用
として使用される場合を示している。

人力されるフレームにおける各タイムスロッ）ＴＳｎ　
　（ｎＪ　、　ｌ　、　２　、〜３１）のデータは次の
タイムスロットの初めでデュアルポートＲＡＭ３１にラ
イトされ、次に現在のタイムスロットの期間内にデュア
ルポートＲＡＭ　３１よりリードされて出力端子側に出
力される。

デュアルポートＲＡＭ　３１はアドレスがタイムスロッ
トに対応付けられており、ライトされるデータはそのデ
ータが所属していたタイムスロットの該当アドレスに対
して書き込まれるようにしである。また、リードされる
データは、そのデータが送り出される際の現実のタイム
スロット対応のデータとなるよう、現在のタイムスロッ
トの次のタイムスロット対応のアドレスに対して行われ
る。

そして、Ａ側とＢ側ではフレーム同期信号および２．０
４８ＭＨｚのクロック信号がそれぞれ全く別の系から与
えられるので、通常はタイムスロットが一致することが
ない。

そのため、アクセスするメモリアドレスが競合すること
がなく、従って、デュアルポートＩ？ＡＭ３１をＡ側と
Ｂ側でそれぞれアクセスすることができる。

特にフレームは、０から３２までタイムスロットが順に
並ぶので、Ａ側で更新したデータをＢ側が読出す前にＡ
側で更新してしまうと云った心配はなく、また、Ｂ側で
更新したデータをＡ側が読出す前にＢ側で更新してしま
うと云った心配もない。そのため、共用のメモリを使用
して送受信することが可能になる。

以上の動作を行い、入力端子ＡＩＮ側から出力端子Ｂ　
０１ＪＴ側への伝送の際の位相差Ｔを吸収することがで
き、また、入力端子ＢＩＮ側から出力端子Ａ　０ｔｌＴ
側への伝送の際の位相差Ｔを吸収することができる。

このように、デュアルポートＲＡＭを１つ用いてこれを
送信系、受信系で共用する形でエラスティックバッファ
が構成できる。以上は通常の状態である。

ところが、第４図のような動作例が生じたとすると、第
４図の動作例では、入力端子ＡＩＮに入力される受信フ
レームにおけるタイムスロットＴＳ２のデータライト時
に、デュアルポートＲＡＭ　３１のＢポート側ではこの
タイムスロットＴＳ２のデータがリードされるタイミン
グとなっている。

すなわち、タイムスロットＴＳ２の格納アドレスは決っ
ているので、Ａボート、Ｂボート共、同一のアドレスを
アクセスすることになる。

このような競合が生じると、デュアルポートＲＡＭ　３
１からは後からアクセス要求を行ったポートに対してビ
ジー信号／ＢＵＳＹを出力すると同時にデュアルポート
ＲＡＭ３１内では該ポート側のアクセスを禁止する。

この場合はＢポートが後からの要求であるのから、Ｂポ
ートにビジー信号／ＢＯ８Ｙが出力され、Ｂボート側の
カウンタ２Ｂはウェイト状態となって、カウントが停止
される。そして、Ａポート側のアクセスが終わると、Ｂ
ポート側のアクセス禁止は解かれ、ビジー信号／ＢｕＳ
Ｙはインアクティブとなって、Ｂボート側のデュアルポ
ートＲＡＭ３１に対するタイムスロットＴＳ２の格納ア
ドレスのアクセスが実行される。

タイムスロットＴＳ２の格納アドレスのリード実行後は
、ライト時と同様にカウントを再開したＢ側のカウンタ
２８の出力によりタイミング作成回路２５はタイミング
を作成し、デュアルポー）　ＲＡＭ３１におけるタイム
スロットＴＳ２の格納アドレスに格納されたデータがパ
ラレル／シリアル変換回路３４によりシリアル変換され
、タイムスロットＴＳ２に入るデータとしてシリアルバ
スに出力される。

このように、アクセス競合が発生した場合にはアドレス
の一致とデータのアクセスが同時に発生するので、前述
したようにデュアルポートＲＡＭ３１は先に受付けたア
クセス要求によって、遅れてアクセス要求を発生した側
のポートに対するビジー信号／１３ＵＳＹをアクティブ
とし、例えば、Ａ側が先にアクセス要求を出したとすれ
ば、デュアルボー）ＲＡＭ３１からのＢ側に対するビジ
ー信号／ＢＵＳＹがアクティブとなり、このアクティブ
により、Ｂ側のカウンタ２８のカウント動作のウェイト
を行うと、この間、カウントは停止できるので、Ａ側が
アクセスを終了した後に、Ｂ側のアクセスが行える。つ
まり、Ａ側がアクセスを終了すると／ＢＵＳＹが無くな
るので、Ｂ側のカウントが再開され、タイミング制御さ
れてＢ側のアクセス要求を実行することができるように
なる。

この動作過程におけるカウンタ２７のウェイト期間が、
仮に２．０４８　ＭＨｚクロックの１クロック分で済ん
でしまったとすれば、カウント停止後の次のタロツクで
カウンタ２７は再びカウントを進めるので、Ｂ側のデー
タアクセスは通常の動作の場合に比べて１クロック分、
遅れただけで実施できることになる。

なお、カウントに際しての上記ウェイトが発生すると、
これによって、アクセスタイミングがずらされるので、
次に行われるデュアルポートＲＡＭ　３１のアクセスに
対しては競合は発生しなくなる。

競合によるカウンタのウェイトは２．０４８　Ｍｌ（ｚ
クロックの４クロツク、すなわち、４回まで許される。

しかし、１フレーム内にこのように何度もアクセス競合
が発生することはまず無いと云って良い。従って、普通
に動作していれば、アクセス競合は発生したとしても１
度だけであり、これによってタイミングをすらしたため
の不具合は発生しない。

このように、本装置は複数のタイムスロットからなり、
複数チャネルのデータを各チャネルに割当てたタイムス
ロットを使用して伝送するための伝送フレームを、冗な
る通信路間で授受するため、受信した伝送フレームを一
旦保持し、送出側のタイムスロットに同期して読出して
送り出すことにより送受信する通信路間の位相差等を吸
収するようにした例えば、電子交換機に収容するｌ５Ｄ
Ｎインターフエースにおいて電子交換機とｌ５ＤＮイン
ターフエースの間の位相差吸収用等に用いるエラスティ
ックバッファとして、少なくとも伝送フレームの構成タ
イムスロット数分のメモリアドレスを確保できると共に
二つのアクセスボートを有してそれぞれのボートのアク
セス指令に応じ、指令を受けたボート側との間でデータ
の授受を行うことができ、同一アドレスに対するアクセ
ス競合時には一つに優先権を与えて他方はアクセスを禁
止するようにした競合制御機能を有する例えば、デュア
ルポートＲＡＭによる送受信共用のメモリ手段と、一方
の通信路側より得られる受信データを一時保持すると共
に前記メモリ手段に一方のポートより供給する第１のバ
ッファ手段と、前記一方の通信路側より得られるフレー
ム同期信号および伝送クロックを用い、これらのうちフ
レーム同期信号でフレーム同期をとると共に、伝送クロ
ックを参照して伝送フレームにおける現在のタイムスロ
ットを検知し、前記メモリ手段の禁止指令を受ける間、
前記伝送クロックの参照を停止する第１の検知手段（第
１のカウンタ）と、この第１の検知手段の出力をもとに
現在のタイムスロットの直前のタイムスロット対応の第
１アドレス情報およびその前のタイムスロット対応の第
２アドレス情報をそれぞれタイミングをずらして発生し
て前記メモリ手段の前記一方のボートに与え、アドレス
指定を行う第１のアドレス発生手段と、前記第１の検知
手段の出力をもとに前記一方の通信路側の前記伝送フレ
ームにおける各タイムスロットのタイミングを検知する
と共に前記第１のアドレス発生手段が前記第１アドレス
情報を発生するタイミング時には送信データを読出すべ
く、前記メモリ手段に前記一方のボートより読出し指令
を与え、前記第２アドレス情報を発生するタイミング時
には前記第１のバッファ手段に保持された受信データを
前記メモリ手段に書き込むべく、前記一方のポートより
書込み指令を与える第１のタイミング制御手段と、他方
の通信路側より得られる受信データを一時保持すると共
に前記メモリ手段に他方のポートより供給する第２のバ
ッファ手段と、前記他方の通信路側より得られるフレー
ム同期信号および伝送クロックを用い、これらのうちフ
レーム同期信号でフレーム同期をとると共に、伝送クロ
ックを参照して伝送フレームにおける現在のタイムスロ
ットを検知し、前記メモリ手段の他方のポートに対する
該メモリ手段からの禁止指令を受ける間、前記伝送クロ
ックの参照を停止する第２の検知手段（第２のカウンタ
）と、この第２の検知手段の出力をもとに現在のタイム
スロットの直前のタイムスロット対応の第３アドレス情
報およびその前のタイムスロット対応の第４アドレス情
報をそれぞれタイミングをずらして発生して前記メモリ
手段の他方のボートに与え、アドレス指定を行う第２の
アドレス発生手段と、前記第２の検知手段の出力をもと
に前記他方の通信路側の前記伝送フレームにおける各タ
イムスロットのタイミングを検知すると共に前記第２の
アドレス発生手段が前記第３アドレス情報を発生するタ
イミング時には送信データを読出すべく、前記メモリに
前記他方のボートより読出し指令を与え、前記第４アド
レス情報を発生するタイミング時には前記第２のバッフ
ァ手段に保持された受信データを前記メモリ手段に書き
込むべく、前記他方のポートより書込み指令を与える第
２のタイミング制御手段とより構成したものである。

そして、このような構成において、伝送フレームを異な
る通信路間で授受する際に競合制御機能を有する送受信
共用のメモリ手段を用いて一方の通信路側ではこのメモ
リ手段の一方のポートよりアクセスし、他方の通信路側
ではこのメモリ手段の他方のポートよりアクセスするこ
とにより、受信伝送フレームを一旦、このメモリ手段に
保持し、送出側のタイムスロットに同期して読出して送
り出すことて、通信路間の位相差等を吸収して送受信す
るが、少なくとも伝送フレームの゛構成タイムスロット
数分のメモリアドレスを確保できると共に二つのアクセ
スポートを有してそれぞれのポートのアクセス指令に応
じ、指令を受けたポート側との間でデータの授受を行う
ことができ、同一アドレスに対するアクセス競合時には
一つに優先権を与えて他方はアクセスを禁止するように
した競合制御機能を有する送受信共用のメモリ手段を１
系統のみ使用する。

そして、一方の通信路側では該通信路側より得られる受
信データを第１のバッファ手段に一時保持し、また、第
１の検知手段は該一方の通信路側より得られるフレーム
同期信号および伝送クロックを用い、これらのうちフレ
ーム同期信号でフレーム同期をとると共に、伝送クロッ
クを参照して伝送フレームにおける現在のタイムスロッ
トを検知する。そして、第１のアドレス発生手段はこの
第１の検知手段の出力をもとに現在のタイムスロットの
直前のタイムスロット対応の第１アドレス情報およびそ
の前のタイムスロット対応の第２アドレス情報をそれぞ
れタイミングをずらして発生し、第１のポートより前記
メモリ手段のアドレス指定を行う一方、第１のタイミン
グ制御手段は前記第１の検知手段の出力をもとに前記一
方の通信路側の前記伝送フレームにおける各タイムスロ
ットのタイミングを検知すると共に前記第１のアドレス
発生手段が前記第１アドレス情報を発生するタイミング
時には送信データを読出すべく、前記メモリ手段に前記
第１のポートより読出し指令を与え、前記第２アドレス
情報を発生するタイミング時には前記第１のバッファ手
段に保持された受信データを前記メモリ手段に書き込む
べく、前記第１のポートより書込み指令を与える。

また、同様に他方の通信路側では該通信路側より得られ
る受信データを第２のバッファ手段に一時保持し、また
、第２の検知手段は該他方の通信路側より得られるフレ
ーム同期信号および伝送クロックを用い、これらのうち
フレーム同期信号でフレーム同期をとると共に、伝送ク
ロックを参照して伝送フレームにおける現在のタイムス
ロットを検知する。

そして、第２のアドレス発生手段はこの第２の検知手段
の出力をもとに現在のタイムスロットの直前のタイムス
ロット対応の第３アドレス情報およびその前のタイムス
ロット対応の第４アドレス情報をそれぞれタイミングを
ずらして発生し、他方のポートより与えて前記メモリ手
段のアドレス指定を行う一方、ｉ２のタイミング制御手
段は前記第２の検知手段の出力をもとに前記一方の通信
路側の前記伝送フレームにおける各タイムスロットのタ
イミングを検知すると共に前記第２のアドレス発生手段
が前記第３アドレス情報を発生するタイミング時には送
信データを読出すべく、前記メモリ手段に前記他方のポ
ートより読出し指令を与え、前記第４アドレス情報を発
生するタイミング時には前記第２のバッファ手段に保持
された受信データを前記メモリ手段に書き込むべく、前
記他方のポートより書込み指令を与えると云った動作を
する。

競合が生じた場合はメモリ手段は一つポートに優先権を
与え、他はアクセスを禁止する。そのため、禁止された
方のポートに接続されている検知手段は伝送クロックの
参照を停止するので当該禁止ポートに接続されているア
ドレス発生手段はその禁止の間、アドレス出力動作を停
止する。そして、優先権を得た側のポートのアクセスが
終わると、禁止が解かれるので動作を再開し、先の競合
時に競合したアドレスを再度、アクセスすることになる
。以後は、タイミングがずれるので２つのポートはアク
セスの競合が生じない。

このように本装置は、電子交換機に収容するｌ５ＤＮイ
ンターフエースにおいて電子交換機とｌ５ＤＮインター
フエースの間の位相差を吸収するエラスティックバッフ
ァを送受信共用のデュアルポートＲＡＭを用いて実現で
き、アクセス競合時にはアクセスタイミングをずらした
後に再び位相差を吸収するように動作させることができ
るので、１フレ一ム分のみのメモリを使用してエラステ
ィックバッファを構成しても、支障なく目的の機能を得
ることができて、回路規模を増大を抑制でき、コストの
低減を図ることが出来るようになる。

尚、本発明は上記し、且つ、図面に示す実施例に限定す
ることなくその要旨を変更しない範囲内で適宜変形して
実施し得るものであり、例えば、上記実施例ではデュア
ルポートＲＡＭを用いるようにしたが、共用メモリとし
て同時に別のアドレスをアクセスできるようにドライブ
回路を構成すれば、他のメモリ素子を代用して構成でき
る。

〔発明の効果〕

以上説明したように、本発明は送受信データの位相差を
１つのデュアルポートＲＡＭを共用して実現することが
でき、さらにアクセスの競合が生じてもアクセスタイミ
ングをずらすように構成しているので、エラスティック
バッファを送受信共用のデュアルポートＲＡＭを用いた
簡単な回路によって構成でき、従って、回路規模の小形
化が図れる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
その作用を説明するためのタイミングチャート、第３図
は本発明によるエラスティックバッファの動作を示す図
、第４図は本発明エラスティックバッファにおいてアク
セス競合が生じた場合の動作を説明する図、第５図はデ
ュアルポート１？ＡＭ内部を示す図、第６図はｌ５ＤＮ
交換機を示す図、第７図はｌ５ＤＮ１次群インターフェ
ースの内部構成を示すブロック図、第８図は第７図の構
成における速度変換について説明するための図、第９図
はエラスティックバッファの概念を説明するための図で
ある。１・・・時分割スイッチユニット、２・・・ＰＬＬ回路
、３・・・ｌ５ＤＮインターフエース、４・・・中央制
御回路、５・・・内線用インターフェース、６・・・レ
シーバ、７・・・サンプリング＆フレーミング回路、８
・・・クロック抽出回路、９−１．５４４Ｍｂｐｓ　→２．０４８Ｍｂｐｓ変換用
の受信用コンバータ、ｌｏ−２，０４８Ｍｂｐｓ　−＝
　１．５４４Ｍｂｐｓ変換用の送信用コンバータ、１１
・・・分周器、１２・・・プロトコル制御回路、１３・・・フレームビット付加回路、１４・・・ＰＬＬ
回路、Ｉ５・・・エラスティックバッファ、３１・・・デュアルポートＲＡＭ、２１、３２・・・シリアル／パラレル変換回路、２０、
　３３・・・バッファ、２２、３４・・・パラレル／シリアル変換回路、２３、
２４・・・アドレス作成回路、２５、２６・・・タイミング作成回路、２７、２８・・
・カウンタ。

Claims

【特許請求の範囲】

（１）複数のタイムスロットよりなり、複数チャネルの
データをそれぞれのチャネルに割当てたタイムスロット
を使用して伝送するための伝送フレームを、異なる通信
路間で授受するため、受信した伝送フレームを一旦保持
し、送出側のタイムスロットに同期して読出して送出す
ることにより前記通信路間の位相差等を吸収するように
したバッファ装置において、少なくとも伝送フレームの構成タイムスロット数分のメ
モリアドレスを持ち、二つのアクセスポートを有すると
共にこれらポートは前記伝送路に対応させてあり、それ
ぞれのポートのアクセス指令に応じ、そのアクセス指令
を受けたポート側でデータの授受を行うと共に二つのポ
ートが同一アドレスに対するアクセスを行う競合時には
一方に優先権を与えて他方はアクセスを禁止するように
した競合制御機能を有する送受信共用のメモリ手段と、
前記各ポート対応に設けられ、受信データを一時保持す
ると共に該保持データを対応するポートより前記メモリ
手段に供給するバッファ手段と、前記各ポート対応に設
けられ、そのポート対応の通信路側より得られるフレー
ム同期信号でフレーム同期をとると共に、該通信路側の
伝送クロックにて伝送フレームにおける現在のタイムス
ロットを検知し、前記メモリ手段の指定ポートに対する
禁止の期間、前記タイムスロットの検知を停止する検知
手段と、前記各ポート対応に設けられ、そのポート対応の前記検
知手段の出力をもとに現在のタイムスロットに対応した
書き込みアドレス情報およびその前のタイムスロットに
対応した読出しアドレス情報をそれぞれタイミングをず
らして発生する各ポート対応のアドレス発生手段と、前記各ポート対応に設けられ、そのポート対応の前記検
知手段のタイムスロット検知出力にてタイミングをとる
と共に前記アドレス発生手段が前記書き込みアドレス情
報を発生するタイミング時には送信データを読出すべく
、前記読出しアドレス情報を発生するタイミング時には
前記バッファ手段に保持された受信データを前記メモリ
手段に書き込むべく、アクセス指令を前記対応ポートに
与えるタイミング制御手段とを具備してなるバッファ装置。
（２）前記アドレス発生手段は前記検知手段の出力をも
とに現在のタイムスロットの直前のタイムスロット対応
の書き込みアドレス情報およびその前のタイムスロット
対応の読出しアドレス情報をそれぞれタイミングをずら
して発生する構成とすることを特徴とする請求項（１）
記載のバッファ装置。