JPH04302897A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
- Publication number
- JPH04302897A JPH04302897A JP3093457A JP9345791A JPH04302897A JP H04302897 A JPH04302897 A JP H04302897A JP 3093457 A JP3093457 A JP 3093457A JP 9345791 A JP9345791 A JP 9345791A JP H04302897 A JPH04302897 A JP H04302897A
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- JP
- Japan
- Prior art keywords
- circuit
- bias
- dram
- peripheral circuit
- circuit section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
Landscapes
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［発明の目的］
【０００１】
【産業上の利用分野】本発明は、ダイナミック型半導体
記憶装置（ＤＲＡＭ）の改良に関する。
記憶装置（ＤＲＡＭ）の改良に関する。
【０００２】
【従来の技術】半導体記憶装置の中で最も大容量化が進
んでいるＤＲＡＭは、現在１６ＭビットＤＲＡＭが製品
開発段階にあり、６４ＭビットＤＲＡＭが研究開発段階
にある。大容量化と共にＤＲＡＭでは、高速化と低消費
電力化がますます大きな問題になっている。
んでいるＤＲＡＭは、現在１６ＭビットＤＲＡＭが製品
開発段階にあり、６４ＭビットＤＲＡＭが研究開発段階
にある。大容量化と共にＤＲＡＭでは、高速化と低消費
電力化がますます大きな問題になっている。
【０００３】１６ＭビットＤＲＡＭでは、アクティブ時
の高速動作を実現するために、特に高速動作が必要とな
る周辺回路部は、アクティブ時／スタンバイ時共に基板
バイアスをかけない。メモリセルアレイ部は、ビット線
容量の低減やセル間リークの防止のため、アクティブ時
／スタンバイ時共に基板バイアスをかける。
の高速動作を実現するために、特に高速動作が必要とな
る周辺回路部は、アクティブ時／スタンバイ時共に基板
バイアスをかけない。メモリセルアレイ部は、ビット線
容量の低減やセル間リークの防止のため、アクティブ時
／スタンバイ時共に基板バイアスをかける。
【０００４】一方、スタンバイ時の消費電流について見
ると、１６ＭビットＤＲＡＭでは、大部分が基板電位や
プレート電位を発生するためのバイアス回路部で流れ、
周辺回路部のトランジスタのサブスレッショルド電流に
よる寄与分はほとんどない。したがって１６ＭビットＤ
ＲＡＭでは、バイアス回路部の回路設計に十分留意すれ
ば、高速性能とスタンバイ時の低消費電力特性を共に実
現することができる。
ると、１６ＭビットＤＲＡＭでは、大部分が基板電位や
プレート電位を発生するためのバイアス回路部で流れ、
周辺回路部のトランジスタのサブスレッショルド電流に
よる寄与分はほとんどない。したがって１６ＭビットＤ
ＲＡＭでは、バイアス回路部の回路設計に十分留意すれ
ば、高速性能とスタンバイ時の低消費電力特性を共に実
現することができる。
【０００５】ＤＲＡＭがさらに大容量化して、例えば１
Ｇビットレベルになると、外部電源電位は１．５Ｖまで
下げられると予想される。ここまで外部電源電位を下げ
て、しかも高速性能を確保するためには、各部のＭＯＳ
トランジスタのしきい値も例えば、０．２Ｖ程度まで下
げることが必要になる。しかし、この様にしきい値電圧
を下げると、ＭＯＳトランジスタのサブスレッショルド
電流成分が無視できない大きさになる。
Ｇビットレベルになると、外部電源電位は１．５Ｖまで
下げられると予想される。ここまで外部電源電位を下げ
て、しかも高速性能を確保するためには、各部のＭＯＳ
トランジスタのしきい値も例えば、０．２Ｖ程度まで下
げることが必要になる。しかし、この様にしきい値電圧
を下げると、ＭＯＳトランジスタのサブスレッショルド
電流成分が無視できない大きさになる。
【０００６】何故ならＭＯＳトランジスタのサブスレッ
ショルド特性を示すＳファクターは、ゲート絶縁膜厚Ｔ
ｏｘ、基板不純物濃度ＮＡ のみにより決定されるが、
ゲート絶縁膜厚はＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎ
ｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄ
ｏｗｎ）寿命の点から余り薄くすることはできないから
である。
ショルド特性を示すＳファクターは、ゲート絶縁膜厚Ｔ
ｏｘ、基板不純物濃度ＮＡ のみにより決定されるが、
ゲート絶縁膜厚はＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎ
ｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄ
ｏｗｎ）寿命の点から余り薄くすることはできないから
である。
【０００７】したがって、１Ｇビットレベルまで大容量
化すると、スタンバイ電流に占めるサブスレッショルド
電流が非常に大きいものとなる。この様子を図７に示す
。図示のように、１６Ｍビットでは、スタンバイ電流は
バイアス回路部の電流が支配的であったのに対して、１
Ｇビットになるとサブスレッショルド電流が支配的にな
る。
化すると、スタンバイ電流に占めるサブスレッショルド
電流が非常に大きいものとなる。この様子を図７に示す
。図示のように、１６Ｍビットでは、スタンバイ電流は
バイアス回路部の電流が支配的であったのに対して、１
Ｇビットになるとサブスレッショルド電流が支配的にな
る。
【０００８】サブスレッショルド電流成分を減少させる
には、基板不純物濃度ＮＡ を高くしてＭＯＳトランジ
スタのしきい値電圧を高くするか、または基板バイアス
をかけてＭＯＳトランジスタのしきい値電圧を高くすれ
ばよい。しかし、ＭＯＳトランジスタのしきい値電圧を
高くすると、高速性能が損なわれる。
には、基板不純物濃度ＮＡ を高くしてＭＯＳトランジ
スタのしきい値電圧を高くするか、または基板バイアス
をかけてＭＯＳトランジスタのしきい値電圧を高くすれ
ばよい。しかし、ＭＯＳトランジスタのしきい値電圧を
高くすると、高速性能が損なわれる。
【０００９】またＤＲＡＭは、今後ますます、バッテリ
ー・バックアップが可能な低スタンバイ電流の用途が増
大すると考えられ、その意味でもサブスレッショルド電
流の低減が望まれる。
ー・バックアップが可能な低スタンバイ電流の用途が増
大すると考えられ、その意味でもサブスレッショルド電
流の低減が望まれる。
【００１０】
【発明が解決しようとする課題】以上のように、従来の
ＤＲＡＭ方式では、さらに大容量化した場合に高速性能
とスタンバイ時の低消費電力特性を両立させることが困
難になるという問題があった。
ＤＲＡＭ方式では、さらに大容量化した場合に高速性能
とスタンバイ時の低消費電力特性を両立させることが困
難になるという問題があった。
【００１１】本発明はこの様に点に鑑み、大容量化した
ときにも高速性能と低消費電力特性を両立させることを
可能としたＤＲＡＭを提供することを目的とする。
ときにも高速性能と低消費電力特性を両立させることを
可能としたＤＲＡＭを提供することを目的とする。
【００１２】［発明の構成］
【００１３】
【課題を解決するための手段】本発明にかかるＤＲＡＭ
は、ダイナミック型メモリセルが配列されたメモリセル
アレイ、アドレスデコーダおよびセンスアンプを含むコ
ア回路、データの入出力制御を行う周辺回路、および各
回路部のバイアス電位を発生するバイアス回路とを備え
、バイアス回路は少なくとも周辺回路に用いられるＭＯ
Ｓトランジスタにアクティブ時とプリチャージ時とで異
なる基板バイアスを与える機能を有することを特徴とす
る。
は、ダイナミック型メモリセルが配列されたメモリセル
アレイ、アドレスデコーダおよびセンスアンプを含むコ
ア回路、データの入出力制御を行う周辺回路、および各
回路部のバイアス電位を発生するバイアス回路とを備え
、バイアス回路は少なくとも周辺回路に用いられるＭＯ
Ｓトランジスタにアクティブ時とプリチャージ時とで異
なる基板バイアスを与える機能を有することを特徴とす
る。
【００１４】
【作用】本発明によれば、ＤＲＡＭチップのアクティブ
時とスタンバイ時とで少なくとも周辺回路を構成するＭ
ＯＳトランジスタの基板バイアスを異ならせて、スタン
バイ時にはアクティブ時と比較してしきい値電圧の絶対
値を大きくすることができる。これにより、アクティブ
時にはしきい値電圧の低い状態で高速動作を確保し、ス
タンバイ時にはサブスレッショルド電流を減少させて低
消費電力特性を実現することができる。
時とスタンバイ時とで少なくとも周辺回路を構成するＭ
ＯＳトランジスタの基板バイアスを異ならせて、スタン
バイ時にはアクティブ時と比較してしきい値電圧の絶対
値を大きくすることができる。これにより、アクティブ
時にはしきい値電圧の低い状態で高速動作を確保し、ス
タンバイ時にはサブスレッショルド電流を減少させて低
消費電力特性を実現することができる。
【００１５】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１６】図１は、本発明の一実施例に係るＤＲＡＭ
のチップ構成を示す。ＤＲＡＭチップ１は、図に示すよ
うに、メモリセルアレイ２、コア回路部３，４，周辺回
路部５、バイアス回路部６等により構成される。
のチップ構成を示す。ＤＲＡＭチップ１は、図に示すよ
うに、メモリセルアレイ２、コア回路部３，４，周辺回
路部５、バイアス回路部６等により構成される。
【００１７】メモリセルアレイ２は、１トランジスタ／
１キャパシタのダイナミック型メモリセルがマトリクス
配列されて構成される。コア回路部３，４は、センスア
ンプセンスアンプ、ロウデコーダ、カラムデコーダ等を
含む。周辺回路部５は、アドレスバッファや入出力バッ
ファ、クロック発生回路等のデータ入出力を制御する各
種回路を含む。バイアス回路部６は、各回路を構成する
ＭＯＳトランジスタの基板バイアスやプレート電位等を
発生する部分である。
１キャパシタのダイナミック型メモリセルがマトリクス
配列されて構成される。コア回路部３，４は、センスア
ンプセンスアンプ、ロウデコーダ、カラムデコーダ等を
含む。周辺回路部５は、アドレスバッファや入出力バッ
ファ、クロック発生回路等のデータ入出力を制御する各
種回路を含む。バイアス回路部６は、各回路を構成する
ＭＯＳトランジスタの基板バイアスやプレート電位等を
発生する部分である。
【００１８】ここで、バイアス回路６は、少なくとも周
辺回路部５のＭＯＳトランジスタにについて、アクティ
ブ時とスタンバイ時とで異なる基板バイアスを与える機
能を有する。
辺回路部５のＭＯＳトランジスタにについて、アクティ
ブ時とスタンバイ時とで異なる基板バイアスを与える機
能を有する。
【００１９】図２は、この実施例のＤＲＡＭの要部断面
構造を示している。この実施例では半導体基板１１とし
てｎ型を用いている。
構造を示している。この実施例では半導体基板１１とし
てｎ型を用いている。
【００２０】コア回路部３，４は、基板１１に形成され
たｐ型ウェル１２１ と、ｐ型ウェル１２２ 内に形成
されたｎ型ウェル１３１ を用いて構成されたＣＭＯＳ
回路である。図では、ｐ型ウェル１２１ に一つのＮＭ
ＯＳトランジスタＱｎ１を示し、ｎ型ウェル１３１ に
一つのＰＭＯＳトランジスタＱｐ１を示している。
たｐ型ウェル１２１ と、ｐ型ウェル１２２ 内に形成
されたｎ型ウェル１３１ を用いて構成されたＣＭＯＳ
回路である。図では、ｐ型ウェル１２１ に一つのＮＭ
ＯＳトランジスタＱｎ１を示し、ｎ型ウェル１３１ に
一つのＰＭＯＳトランジスタＱｐ１を示している。
【００２１】周辺回路部５も同様に、ｐ型ウェル１２３
と、ｐ型ウェル１２４ 内に形成されたｎ型ウェル１
３２ を用いて構成されたＣＭＯＳ回路である。図では
、ｐ型ウェル１２３ に一つのＮＭＯＳトランジスタＱ
ｎ２を示し、ｎ型ウェル１３２ に一つのＰＭＯＳトラ
ンジスタＱｐ２を示している。
と、ｐ型ウェル１２４ 内に形成されたｎ型ウェル１
３２ を用いて構成されたＣＭＯＳ回路である。図では
、ｐ型ウェル１２３ に一つのＮＭＯＳトランジスタＱ
ｎ２を示し、ｎ型ウェル１３２ に一つのＰＭＯＳトラ
ンジスタＱｐ２を示している。
【００２２】メモリセルアレイ２は、ｐ型ウェル１２５
に形成されている。ここでもｐ型ウェル１２５ にＮ
ＭＯＳトランジスタＱＭ とキャパシタＣＭ からなる
一つのメモリセルを示している。
に形成されている。ここでもｐ型ウェル１２５ にＮ
ＭＯＳトランジスタＱＭ とキャパシタＣＭ からなる
一つのメモリセルを示している。
【００２３】図３は、この様なウェル構造の各回路部に
バイアス回路６から与えられるウェル電位を示している
。なお外部電源電位は１．５Ｖとする。
バイアス回路６から与えられるウェル電位を示している
。なお外部電源電位は１．５Ｖとする。
【００２４】コア回路部３，４では、アクティブ時，ス
タンバイ時を通してｐ型ウェル１２１ には−０．１Ｖ
、ｎ型ウェル１３１ には昇圧された２Ｖが与えられる
。したがってコア回路部３，４では、ＮＭＯＳトランジ
スタＱｎ１，ＰＭＯＳトランジスタＱｐ１共に、常に一
定のしきい値電圧を持つ。ｐ型ウェル１２２ は、常に
−０．５Ｖとする。
タンバイ時を通してｐ型ウェル１２１ には−０．１Ｖ
、ｎ型ウェル１３１ には昇圧された２Ｖが与えられる
。したがってコア回路部３，４では、ＮＭＯＳトランジ
スタＱｎ１，ＰＭＯＳトランジスタＱｐ１共に、常に一
定のしきい値電圧を持つ。ｐ型ウェル１２２ は、常に
−０．５Ｖとする。
【００２５】周辺回路部５では、アクティブ時とスタン
バイ時とで異なるウェル電位が与えられる。アクティブ
時にはｐ型ウェル１２３ に０Ｖ、ｎ型ウェル１３２
に電源電位と同じ１．５Ｖが与えられる。このとき、Ｎ
ＭＯＳトランジスタＱｎ２，ＰＭＯＳトランジスタＱｏ
２共に基板バイアスはかからない。スタンバイ時には、
ｐ型ウェル１２３ に−０．５Ｖ、ｎ型ウェル１３２
に昇圧電位２．０Ｖが与えられる。これにより、ＮＭＯ
ＳトランジスタＱｎ２，ＰＭＯＳトランジスタＱｐ２と
もに、しきい値の絶対値が大きくなる方向で０．５Ｖ分
の基板バイアスがかかる。なおｐ型ウェル１２４ は常
に−０．５Ｖとする。
バイ時とで異なるウェル電位が与えられる。アクティブ
時にはｐ型ウェル１２３ に０Ｖ、ｎ型ウェル１３２
に電源電位と同じ１．５Ｖが与えられる。このとき、Ｎ
ＭＯＳトランジスタＱｎ２，ＰＭＯＳトランジスタＱｏ
２共に基板バイアスはかからない。スタンバイ時には、
ｐ型ウェル１２３ に−０．５Ｖ、ｎ型ウェル１３２
に昇圧電位２．０Ｖが与えられる。これにより、ＮＭＯ
ＳトランジスタＱｎ２，ＰＭＯＳトランジスタＱｐ２と
もに、しきい値の絶対値が大きくなる方向で０．５Ｖ分
の基板バイアスがかかる。なおｐ型ウェル１２４ は常
に−０．５Ｖとする。
【００２６】メモリセルアレイ部２のｐ型ウェル１２５
は、アクティブ時，スタンバイ時を通して、−０．５
Ｖ一定のバイアスが与えられる。
は、アクティブ時，スタンバイ時を通して、−０．５
Ｖ一定のバイアスが与えられる。
【００２７】図４は、周辺回路部５のＭＯＳトランジス
タの特性を、アクティブ時（ａ） とスタンバイ時（ｂ
） について示している。ゲート・ソース間電圧ＶＧＳ
、ドレイン電流ＩＤＳおよびしきい値電圧Ｖｔｈ０ ，
Ｖｔｈ１ は、ＰＭＯＳ，ＮＭＯＳ同時に示すため、絶
対値で表している。これらはＮＭＯＳトランジスタの場
合正であり、ＰＭＯＳでは負である。上述したウェル電
位の制御によって、アクティブ時のしきい値電圧Ｖｔｈ
０ に対してスタンバイ時のしきい値電圧Ｖｔｈ１ は
高くなる。これにより、スタンバイ時の周辺回路部５で
のサブスレッショルド電流は、オーダーが変わる程大き
く減少する。
タの特性を、アクティブ時（ａ） とスタンバイ時（ｂ
） について示している。ゲート・ソース間電圧ＶＧＳ
、ドレイン電流ＩＤＳおよびしきい値電圧Ｖｔｈ０ ，
Ｖｔｈ１ は、ＰＭＯＳ，ＮＭＯＳ同時に示すため、絶
対値で表している。これらはＮＭＯＳトランジスタの場
合正であり、ＰＭＯＳでは負である。上述したウェル電
位の制御によって、アクティブ時のしきい値電圧Ｖｔｈ
０ に対してスタンバイ時のしきい値電圧Ｖｔｈ１ は
高くなる。これにより、スタンバイ時の周辺回路部５で
のサブスレッショルド電流は、オーダーが変わる程大き
く減少する。
【００２８】図５は、この実施例のＤＲＡＭのスタンバ
イ電流を、従来の図７に対応させて示したものである。 サブスレッショルド電流の低減によって、１ＧビットＤ
ＲＡＭであっても、スタンバイ時の消費電流は、１６Ｍ
ビットＤＲＡＭとほぼ同じ値（１ｍＡ程度）に抑えるこ
とができる。
イ電流を、従来の図７に対応させて示したものである。 サブスレッショルド電流の低減によって、１ＧビットＤ
ＲＡＭであっても、スタンバイ時の消費電流は、１６Ｍ
ビットＤＲＡＭとほぼ同じ値（１ｍＡ程度）に抑えるこ
とができる。
【００２９】この様にしてこの実施例によれば、周辺回
路部のウェル電位を制御することにより、アクティブ時
の高速性能を維持しながら、スタンバイ時のサブスレッ
ショルド電流を低減して低消費電力特性を実現すること
ができる。
路部のウェル電位を制御することにより、アクティブ時
の高速性能を維持しながら、スタンバイ時のサブスレッ
ショルド電流を低減して低消費電力特性を実現すること
ができる。
【００３０】上記実施例では、メモリセルアレイ部およ
びコア回路部のＭＯＳトランジスタのしきい値はアクテ
ィブ時，スタンバイ時を通して一定に保っている。これ
は、ＭＯＳトランジスタのサブスレッショルド電流が主
として周辺回路部で流れるためである。しかし、４Ｇ，
１６ＧとさらにＤＲＡＭが大容量化されると、コア回路
部でのサブスレッショルド電流の増大も無視できなくな
る。その場合には、コア回路部についても、周辺回路部
と同様に、ウェル電位制御を行うことが好ましい。
びコア回路部のＭＯＳトランジスタのしきい値はアクテ
ィブ時，スタンバイ時を通して一定に保っている。これ
は、ＭＯＳトランジスタのサブスレッショルド電流が主
として周辺回路部で流れるためである。しかし、４Ｇ，
１６ＧとさらにＤＲＡＭが大容量化されると、コア回路
部でのサブスレッショルド電流の増大も無視できなくな
る。その場合には、コア回路部についても、周辺回路部
と同様に、ウェル電位制御を行うことが好ましい。
【００３１】図６は、その様な実施例での各部ウェル電
位を図３に対応させて示している。周辺回路部５のウェ
ル電位制御は、図３と同じである。コア回路部３，４の
ｐ型ウェル１２１ は−０．５Ｖ一定ではなく、スタン
バイ時にはこれを−０．８Ｖに下げる。またコア回路部
３，４のｎ型ウェル１３１ も、２．０Ｖ一定ではなく
、スタンバイ時にはこれを２．３Ｖまで上げる。
位を図３に対応させて示している。周辺回路部５のウェ
ル電位制御は、図３と同じである。コア回路部３，４の
ｐ型ウェル１２１ は−０．５Ｖ一定ではなく、スタン
バイ時にはこれを−０．８Ｖに下げる。またコア回路部
３，４のｎ型ウェル１３１ も、２．０Ｖ一定ではなく
、スタンバイ時にはこれを２．３Ｖまで上げる。
【００３２】これによって、コア回路部３，４でもＭＯ
Ｓトランジスタのしきい値が制御されて、スタンバイ時
のサブスレッショルド電流が低減される。
Ｓトランジスタのしきい値が制御されて、スタンバイ時
のサブスレッショルド電流が低減される。
【００３３】
【発明の効果】以上述べたように本発明によれば、周辺
回路部のＭＯＳトランジスタの基板バイアス制御によっ
て、アクティブ時の高速動作とスタンバイ時の低消費電
力特性を両立させた大容量ＤＲＡＭを得ることができる
。
回路部のＭＯＳトランジスタの基板バイアス制御によっ
て、アクティブ時の高速動作とスタンバイ時の低消費電
力特性を両立させた大容量ＤＲＡＭを得ることができる
。
【図１】本発明の一実施例に係るＤＲＡＭのチップ構成
を示す図。
を示す図。
【図２】同実施例のＤＲＡＭの要部断面構造を示す図。
【図３】同実施例のＤＲＡＭの各部ウェル電位の変化を
示す図。
示す図。
【図４】同実施例の周辺回路部のＭＯＳトランジスタ特
性を示す図。
性を示す図。
【図５】同実施例のＤＲＡＭのスタンバイ電流と集積度
の関係を示す図。
の関係を示す図。
【図６】他の実施例のＤＲＡＭの各部ウェル電位の変化
を示す図。
を示す図。
【図７】従来のＤＲＡＭのスタンバイ電流と集積度の関
係を示す図。
係を示す図。
１…ＤＲＡＭチップ、
２…メモリセルアレイ、
３，４…コア回路部、
５…周辺回路部、
６…バイアス回路部、
１１…ｎ型半導体基板、
１２１ 〜１２５ …ｐ型ウェル、
１３１ ，１３２ …ｎ型ウェル。
Claims (1)
- 【請求項１】ダイナミック型メモリセルが配列されたメ
モリセルアレイと、アドレスデコーダおよびセンスアン
プを含むコア回路と、データの入出力制御を行う周辺回
路と、各回路部のバイアス電位を発生し、少なくとも前
記周辺回路に用いられるＭＯＳトランジスタにアクティ
ブ時とプリチャージ時とで異なる基板バイアスを与える
バイアス回路と、を備えたことを特徴とするダイナミッ
ク型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3093457A JPH04302897A (ja) | 1991-03-30 | 1991-03-30 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3093457A JPH04302897A (ja) | 1991-03-30 | 1991-03-30 | ダイナミック型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04302897A true JPH04302897A (ja) | 1992-10-26 |
Family
ID=14082862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3093457A Pending JPH04302897A (ja) | 1991-03-30 | 1991-03-30 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04302897A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09128967A (ja) * | 1995-10-12 | 1997-05-16 | Lg Semicon Co Ltd | メモリ基板電圧の供給制御回路 |
| US5814899A (en) * | 1995-01-27 | 1998-09-29 | Nec Corporation | SOI-type semiconductor device with variable threshold voltages |
-
1991
- 1991-03-30 JP JP3093457A patent/JPH04302897A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5814899A (en) * | 1995-01-27 | 1998-09-29 | Nec Corporation | SOI-type semiconductor device with variable threshold voltages |
| US5892260A (en) * | 1995-01-27 | 1999-04-06 | Nec Corporation | SOI-type semiconductor device with variable threshold voltages |
| EP0724295B1 (en) * | 1995-01-27 | 2003-04-02 | Nec Corporation | SOI-type semiconductor device with variable threshold voltages |
| JPH09128967A (ja) * | 1995-10-12 | 1997-05-16 | Lg Semicon Co Ltd | メモリ基板電圧の供給制御回路 |
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