JPH04303887A - 画像信号生成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、図形や文字を表示する
カラー表示装置における画像信号生成装置に関し、一つ
の画像生成用ボードを用いて表示色数の異なる複数のグ
ラフィックシステムに対応させるものである。

【０００２】

【従来の技術】近年、コンピュータシステムに用いる表
示装置は、文字だけでなく図形を表示して表示効果を高
めており、そのような、文字及び図形を表示する表示装
置はグラフィックディスプレイと呼ばれている。一般に
グラフィックディスプレイにビデオ信号を供給する画像
信号生成装置も同じように発展してきており、高速描画
・表示色の多さ・汎用性等の機能が求められ、その代表
的な応用分野の一つに、ＣＡＤ（コンピュータ支援によ
る図形作成装置）が挙げられる。このＣＡＤシステムに
は図面入力の高速化、表示画面の美しさ、図面管理の容
易さなどが要求され、それを実現するためには前述した
ような高速で多色表示が可能な汎用性に富む低価格の画
像信号生成装置が不可欠となる。しかし、表示色数に注
目すると、色の数が多ければ多いほど良い訳ではなく、
色の数はそれぞれのアプリケーションに適したものが必
要とされる。その理由は表示スピードと表示色の間には
トレードオフの関係があるからで、むやみに表示色数を
増加させると、表示スピードが低下することになる。

【０００３】図６はカラー表示装置を持つ一般的なコン
ピュータシステムを示したブロック図であり、これを用
いて表示装置に文字や図形が表示されるまでの仕組みの
概略について説明する。図６において、１は中央処理装
置、３は中央処理装置１によって作成された表示用画像
データを格納するための画像データ記憶装置、７はそれ
ぞれのブロックにデータを転送するためのデータバス、
１４は画像データ記憶装置に格納された表示データのカ
ラー表示装置、１５はプログラムを格納したり入出力装
置から入力された処理前の表示情報や、表示データ作成
までの中間的な処理情報を格納するための主記憶装置、
１６は表示データの入力や表示ファイルなどを転送する
ための入出力装置、１７はプログラムや表示データを保
存する外部記憶装置である。このような構成において、
通常、入出力装置１６から入力される表示データは、文
字などの場合アスキーコードによって入力され、図形情
報の場合は、それぞれシステムによって異なるが一般的
に図形を構成する要素（直線や円や楕円など）と、その
要素の基準情報（始点・終点や中心・半径など）が指定
される。入力された表示情報は、一旦主記憶装置１５に
格納され、中央処理装置１によって解読され、表示装置
に対応する画像データに変換される。このとき参照され
る情報としては、カラー表示装置１４の解像度や画像デ
ータ記憶装置３のメモリ構成、あるいは表示色数等であ
る。そのような条件を考慮して、格納された画像データ
は、アナログまたはデジタルのビデオ信号としてカラー
表示装置１４に送出される。図７は、図６で示した画像
データの生成に関する画像信号生成装置の従来の一実施
例の構成を示すブロック図である。２はシステム全体の
基準信号を生成し同期をとるためのクロック生成装置、
４は画像データ記憶装置３に格納された画像データを１
行分転送するシフトレジスタ、１１は１画素の表示色を
決定する画素データ、５はシフトレジスタ４から出力さ
れ画素データ１１が入力され、その画素データ１１に対
応して色情報を選択するためカラーパレット、６はカラ
ーパレット５から出力されたデジタル色信号１２をアナ
ログビデオ信号１３に変換するためのＤ／Ａ変換器、８
はシフトレジスタ４から出力された複数個の画素データ
１１を転送するためのビデオデータバス、９は表示装置
（図示せず）に出力される１画素分の周期を決定してい
るビデオクロック信号、１０はシフトレジスタ４から出
力された画素データ１１をカラーパレット５にロードす
るためのパレットロード信号でその他は図６と同じもの
である。

【０００４】上記のような構成の従来の画像信号生成装
置において、中央処理装置１によって作成された画像デ
ータは画像データ記憶装置３に格納される。読み出され
た画像データは表示装置の水平同期信号に同期してシフ
トレジスタ４に転送される。図８，図９は、そのシフト
レジスタ４への転送動作を説明する図で、図９は表示装
置の基本的な表示タイミングを示した概略図である。図
９において、１８は表示領域を示してあり、１３は表示
領域１８を走査し画像を形成するアナログビデオ信号、
１９は水平同期信号、２０はアナログビデオ信号１３が
次の走査線に移動する水平帰線区間、２１は表示領域の
最終走査線を走査した後第１走査線に戻るための垂直同
期信号、２２は垂直同期信号２１が生成されてから第１
走査線にもどるまでの間の垂直帰線区間である。図８は
図７の画像データ記憶装置３とシフトレジスタ４の詳細
を説明するためのブロック図で、現在、開発されている
前記画像データ記憶装置３とシフトレジスタ４を同一チ
ップ内に収めたデュアルポートＲＡＭと呼ばれる記憶素
子のチップの構成図を使用している。図８において、２
３はメモリセル２７のセル位置を指定するためのアドレ
ス入力信号、２４はそれを受けるアドレスバッファ、２
５はメモリセル２７の行を指定するための行デコーダ、
２６は同じく列を指定するための列デコーダ、２８はデ
ータ入出力信号３０を受けるデータバッファ、２９はメ
モリセル２７の１行分のデータを一度にロードすること
が出来るシフトレジスタ、３１はシフトレジスタ２９の
シフト出力信号であるシリアル出力信号である。このよ
うな構成を前記デュアルポートＲＡＭは同一チップ内に
４回路もっている。図８，図９において表示装置の水平
同期信号１９のタイミングに同期してメモリセル２７の
所定の１行分の画像データがシフトレジスタ２９に転送
され、転送された画像データはシフトクロック信号３２
によってシフトされ、シリアル出力信号３１として出力
される。このようにして所定量のシリアル信号が出力さ
れると次の走査線の水平同期信号１９が生成され、それ
に同期してメモリセル２７の次の１行分がシフトレジス
タ２９に転送される。このような転送を繰り返してディ
スプレイ表示領域１８の全領域に描画される。

【０００５】図７でシフトレジスタ４から出力されたビ
デオデータはカラーパレット５に入力される。この図７
ではシフトレジスタ４から出力されるビデオデータは３
２ビットで構成されており、画素データ１１は１画素が
８ビット構成の場合を示している。従って１画素の色表
示は２の８乗色、即ち２５６色の表示能力をもつことに
なる。 ここで、図７は１画素が８ビット構成の場合を示したが
、図１０は１画素のビット数が８ビット、およびそれ以
外のときのビデオデータバス８のビット配置と、画素デ
ータのビット割当の関係を示した概略図である。この図
１０は、１画素８ビット構成の場合は第１画素がビデオ
データバス８のＶＤ０ないしＶＤ７に相当し、第２画素
がＶＤ８ないしＶＤ１５に相当し、１画素４ビット構成
の場合は第１画素がＶＤ０ないしＶＤ３に相当し、第２
画素がＶＤ４ないしＶＤ７に相当することを示している
。図１０から分かるように１画素のビット構成が変われ
ば、一つの画素に対応するビデオデータバス８のビット
位置が異なってくる。このことはハードウエアの構成上
、１画素のビット構成の変更には、そのビット構成に応
じたバードウエアの変更が必要であることを意味してい
る。また、図１０に示したように１画素を構成するビッ
ト数が少なくなればなるほど、１ワード（３２ビット）
中に含まれる画素数が増加し、中央処理装置１が一度に
処理可能な画素数の増加を意味している。従って一度に
処理できる画素数が増加すれば表示データの作成スピー
ドも増加し、表示スピードも高速になる。カラーパレッ
ト５に入力される画素データ１１は４画素分のデータが
クロック生成装置２から出力されるパレットロード信号
１０に同期して一度にロードされる。

【０００６】そのロードされた画素データ１１はマルチ
プレクサされ、デジタル色信号１２としてＤ／Ａ変換器
６に入力され、アナログビデオ信号に変換されて表示装
置に供給される。図１１はその時のカラーパレット５と
Ｄ／Ａ変換器６の内部構成の詳細図である。図１１にお
いて、３３はラッチ回路３４に画素データ１１をラッチ
させるためのラッチ信号３７を生成するロード制御回路
、３５はラッチ回路３４にロードされた４個の画素デー
タのうちの１個を選択するマルチプレクス回路、３６は
その選択された一つの画素データの値に対応する２４ビ
ットにデジタル色信号を参照するカラーパレットＲＡＭ
である。カラーパレットＲＡＭ３６は８ビットの画素デ
ータによってテーブルを参照し、２４ビットのデジタル
色信号１２を抽出する役割をしており、８ビットずつＲ
・Ｇ・Ｂ（Ｒｅｄ・Ｇｒｅｅｎ・Ｂｌｕｅ）のそれぞれ
の色信号として利用される。従って、このカラーパレッ
ト５は１画素の色情報を２４ビットで表現することがで
き、表示出来る色の数は２の２４乗、即ち約１６７０万
色である。しかし前述したように、この例では８ビット
で１画素を構成しているので、２５６色以上の色を同時
に表現できない。なお、このようなディスプレイシステ
ムは１６７０万色中２５６色同時表示可能なシステムと
呼ばれている。

【０００７】

【発明が解決しようとする課題】しかしながら、上記従
来の画像信号生成装置では１画素を構成しているビット
数を変更して表示のスピードアップを図るために、例え
ば、８ビット／画素を４ビット／画素へ変更しようとす
るとハードウエアを全面変更した複数の画像信号生成装
置が必要となり、ユーザにとっての費用負担が増え、し
かもボード交換等の作業が発生し、操作性・信頼性が著
しく低下することになる。本発明は上記従来の問題点を
解決した画像信号生成装置の提供を目的とするものであ
る。

【０００８】

【課題を解決するための手段】本発明は上記目的を達成
するため、シフトレジスタとカラーパレットとの間にセ
レクタを設け、且つ１画素を構成するビット数に応じて
所定のデータをラッチしその出力を前記セレクタの第１
の選択決定信号として使用するデータラッチ装置と、前
記セレクタの第２の選択決定信号として使用され、ある
一定周期で動作するカウンタを設け、１画素のビット構
成が変わったならばそのビット構成に応じたデータを前
記データラッチ装置にラッチさせると共に前記シフトレ
ジスタに供給されるシフトクロック信号の周期を変更す
るようにしたものである。

【０００９】

【作用】本発明は上記した構成により、１画素を構成す
るビット数を変更して、それぞれアプリケーションソフ
トウエアに適した表示色数を実現する場合、ハードウエ
アの変更を要することなく、ソフトウエアの変更のみで
可能となり、表示色数の異なる複数のシステムに対応す
ることができる。

【００１０】

【実施例】図１は本発明の一実施例における画像信号生
成装置のブロック構成を示したものであり、図２は図１
に示したセレクタの内部動作を説明する概念図である。 また、図３は本実施例の動作を説明する第１のタイミン
グ図、図４は本実施例の動作を説明する第２のタイミン
グ図である。図５はセレクタをプログラマブル・ロジッ
ク・デバイスによって実現した場合の論理記述を示した
図である。以下、これらの図を参照して本発明の一実施
例について説明する。図１において、従来例と同一符号
を付した構成要素は従来例と同一機能を有するので説明
を省略する。３８はカラー表示装置１４の１画素を構成
するビット数に応じて所定の値を設定するデータラッチ
装置、３９はデータラッチ装置３８に対するラッチクロ
ック信号、４０は所定の同期でカウント動作を行うカウ
ンタ、４１はカウンタ４０に対するカウンタクロック信
号、４２はデータラッチ装置３８の出力を入力信号とし
、出力がカウンタ４０のクリア入力に接続されているＮ
ＡＮＤ回路、４３，４４，４５，４６はデータラッチ装
置３８とカウンタ４０の出力に応じてビデオデータバス
８上の画素データを選択する第１，第２，第３および第
４セレクタ、４７，４８，４９，５０は１画素のビット
数に応じセレクタによって選択された画素データを８ビ
ットに拡張した第１〜第４拡張画素データである。

【００１１】以上のように構成された一実施例の動作に
ついて次に説明する。まず、中央処理装置１によって処
理された画像データは、データバス７を経て画像データ
記憶装置３に格納され、表示装置の水平同期信号１９（
図９）に同期して、表示一行分の画像データが画像デー
タ記憶装置３から読み出されてシフトレジスタ４に転送
される。その転送された画像データは、クロック生成装
置２で作成されたシフトクロック信号３２に同期して第
１ないし第４のセレクタに入力される。このとき各セレ
クタ内では、データラッチ装置３８の出力２ビットと、
カウンタ４０の出力３ビットを選択決定信号として、シ
フトレジスタ４から出力される３２ビットのデータのど
のビットを選択するかを決定する。このときデータラッ
チ装置３８にラッチされるデータは、データバス７を経
て中央処理装置１によって与えられ、ラッチクロック信
号３９を活性化することにより書き込まれる。その書き
込まれるデータは、１画素が構成されるビット数によっ
て予め決定されている値である。また、カウンタ４０に
供給されるカウンタクロック信号４１は、所定のタイミ
ングによりクロック生成装置２によって生成される。そ
して、シフトレジスタ４からビデオデータバス８上に出
力された信号ＶＤ０ないしＶＤ３１（３２ビット）は、
第１ないし第４セレクタによって所定のビットが選択さ
れカラーパレット５に供給される。カラーパレット５の
入力ポートＰＡ０ないしＰＡ７、ＰＢ０ないしＰＢ７、
ＰＣ０ないしＰＣ７、ＰＤ０ないしＰＤ７にはそれぞれ
、１画素分のビデオデータが供給され、合計４画素分が
同時に供給されることになる。なお、上記、各入力ポー
トは、８ビット幅となっているが、これは１画素８ビッ
ト構成で２５６（２の８乗）色の表示を可能とするため
である。従って、このカラーパレット５を使用する場合
、１画素のビット数がいかなる構成の場合でもカラーパ
レット５の入力ポートＰＡ，ＰＢ，ＰＣ，ＰＤには８ビ
ットのデータが入力されなければならない。

【００１２】以下各画素サイズ構成のときについて具体
的に詳しく説明する。まず８ビット／画素の場合、デー
タラッチ装置３８には中央処理装置１によって予めＱ０
＝１，Ｑ１＝１がラッチされている。この場合ＮＡＮＤ
回路４２の出力は“Ｌ”レベル（＝０）である。従って
、カウンタ４０はクリアされており、カウント動作は行
われない。よってカウンタ４０の出力ＣＱ０ないしＣＱ
２は常に０となる。また、第１セレクタ４３にはビデオ
データバス８の内、０，１，２，３，４，５，６，７，
８，９，１２，１６，１７，１８，１９，２０，２４，
２５，２８のＶＤが接続され、第２セレクタ４４には１
，２，３，４，５，６，７，８，９，１０，１１，１２
，１３，１４，１５，１７，１８，１９，２０，２１，
２２，２３，２４，２５，２６，２７，２９のＶＤが接
続され、第３セレクタ４５に２，４，５，６，８，９，
１０，１１，１２，１３，１４，１８，２０，２１，２
２，２４，２５，２６，２７，２８，２９，３０のＶＤ
が接続され、第４セレクタ４６には３，６，７，１１，
１２，１３，１４，１５，１９，２２，２３，２７，２
８，２９，３０，３１のＶＤが接続されているので、こ
のような設定の場合は、図２から分かるように各セレク
タの拡張画素データ出力として第１拡張画素データ４７
にはＶＤ０ないしＶＤ７が、第２拡張画素データ４８に
はＶＤ８ないしＶＤ１５が、第３拡張画素データ４９に
はＶＤ１６ないしＶＤ２３が、そして第３拡張画素デー
タ５０にはＶＤ２４ないしＶＤ３１のそれぞれ８ビット
が出力される。図３の上半分はそのときのタイミングチ
ャートであり、上半分の向によると、水平同期信号１９
に同期してシフトレジスタ４に転送された画像データ３
２ビットの出力は、画素１，２，３，４としてセレクタ
に入力される（図１０を参照）。第１，第２，第３，第
４のセレクタ、４３，４４，４５，４６により選択出力
された第１，第２，第３，第４の拡張画素データ、４７
，４８，４９，５０は、クロック生成装置２によって生
成されたパレットロード信号１０に同期してカラーパレ
ット５に４画素分同期にロードされる。これとほぼ同時
刻にシフトクロック信号３２がシフトレジスタ４に印加
されシフト動作を行い、次の画素データである画像（３
２ビット）を出力させる。このときアナログビデオ信号
１３としては、上記カラーパレット５にロードされた４
画素分の拡張画素データ４７ないし５０が前記カラーパ
レット５内でマルチプレクスされ、１画素ずつビデオク
ロック信号９に同期して出力される。カラーパレット５
から出力されたデジタル色信号１２はＤ／Ａ変換器６に
よってアナログビデオ信号１３に変換され、表示装置に
供給される。この動作を繰り返すことにより表示装置の
１走査線分の画像データを出力し、それをディスプレイ
１画面分の本数を繰り返すことにより、表示１画面が形
成される。次に、４ビット／画素のときは次のように動
作する。このすなわち４ビット構成では、データラッチ
装置３８には中央処理装置１によって予めＱ０＝０，Ｑ
１＝１がラッチされている。このとき、ＮＡＮＤ回路４
２の出力は“Ｈ”（＝１）となりカウンタ４０は動作可
能となり、カウンタクロック信号４１が供給されると、
カウンタ４０は３ビットの出力を有しており、出力（Ｃ
Ｑ０ないしＣＱ２）は０，１，…，７（ＣＱ０ないしＣ
Ｑ２を２進数出力とする。）を繰り返す。しかし、デー
タラッチ装置３８の出力がＱ０＝０，Ｑ１＝１のときは
、セレクタ４３，４４，４５，４６内で上位の２ビット
（ＣＱ１，２）を無視するように構成されているため、
ＣＱ０のみが有効となり、セレクタ４３，４４，４５，
４６の内部ではカウンタ４０の出力として０・１（ＣＱ
０を２進数出力とする。）が繰り返されるような動きに
見える。この４ビット／画素の場合、図１０に示したよ
うに３２ビットのシフトレジスタ４の出力ＶＤ０ないし
ＶＤ３１には、８画素分の画素データが存在する。この
８画素のデータはカラーパレット５の入力ポートが４画
素分しか無いため４画素ずつ２回に分けてカラーパレッ
ト５にロードする必要がある。この２回に分ける選択信
号がカウンタ４０の出力（ＣＱ０）である。セレクタ４
３，４４，４５，４６とビデオデータバス８の接続方法
は８ビット／画素の場合と同様であるから、カウンタ４
０の出力（ＣＱ０）が０の場合は、ＶＤ０ないしＶＤ１
５までの１６ビットの４画素分がセレクタ４３，４４，
４５，４６により４ビットずつ選択されて（図２参照）
、カラーパレット５にロードされる。このとき、カラー
パレット５の各ポートはそれぞれ、８ビット幅であるか
ら、１画素当り残り４ビットにはある一定の値を設定し
ておかなければならない。この残り４ビットの一定値を
加えた８ビットが拡張画素データ４７，４８，４９，５
０として、カラーパレット５に入力される。本実施例で
はこの拡張ビットの値を０として出力するようにしてい
るが、この４ビットの拡張ビットはセレクタ４３，４４
，４５，４６の中でそれぞれ拡張される。従って、第１
拡張画素データ４７としてはＶＤ０ないしＶＤ３と４ビ
ットの０、第２拡張画素データ４８としてはＶＤ４ない
しＶＤ７と４ビットの０、第３拡張画素データ４９とし
てはＶＤ８ないしＶＤ１１と４ビットの０、第４拡張画
素データ５０としてはＶＤ１２ないしＶＤ１５と４ビッ
トの０を出力する。カウンタ４０の出力が１の場合、Ｖ
Ｄ１６ないしＶＤ３１までの１６ビットの４画素分が同
様にセレクタ４３，４４，４５，４６により４ビットず
つ選択出力される（図２参照）。図３の下半分は上述４
ビット／画素の場合セレクタの動作タイミング図である
。このタイミングチャートによれば、シフトレジスタ４
のシフトクロック信号の周期が前述８ビット／画素のと
きと比べて２倍になっていることがわかる。これは前述
したように１回のシフト動作で８画素（８ビット／画素
のときの２倍の量）のデータが出力されるからで、言う
までもなく、４ビット／画素の構成の画素データの場合
、同時表示色数は２の４乗色即ち、１６色となる。この
図３のタイミングチャートによる水平同期信号１９に同
期してシフトレジスタ４に転送された画像データ３２ビ
ットは、画素１，２，３，４，５，６，７，８としてセ
レクタ４３ないし４６に入力される（図１０を参照）。 各セレクタにより選択出力された各拡張画素データはク
ロック生成装置２によって生成されたパレットロード信
号１０に同期して、カラーパレット５に４画素分同時に
ロードされる。このとき、カウンタ４０の出力は０であ
り、各セレクタから出力されている拡張画素データ４７
ないし５０は上述した画素１，２，３，４に相当するＶ
Ｄ０ないしＶＤ１５のビデオデータに拡張ビットを付加
したデータが出力されている。それからパレットロード
信号１０はほとんど同時刻に、カウンタクロック信号４
１が入力され、カウンタ４０の出力が１に変化し、各セ
レクタ４３ないし４６の出力信号である拡張画素データ
４７ないし５０は、画素５，６，７，８に相当するＶＤ
１６ないしＶＤ３１のビデオデータに拡張ビットを付加
したデータが出力される（図２参照）。カラーパレット
５に上記ロードされた４画素分の拡張画素データは、８
ビット／画素のときと同様に前記カラーパレット５内で
マルチプレクスされ、１画素ずつビデオクロック信号９
に同期して、Ｄ／Ａ変換器６を介してアナログビデオ信
号１３としてディスプレイに供給される。それにより、
画素４が出力された次のビデオクロック信号９に同期し
て、シフトクロック信号３２とカウンタクロック信号４
１とパレットロード信号１０が活性化され、カラーパレ
ット５には、画素５，６，７，８に相当する拡張画素デ
ータがロードされ、画素１，２，３，４と同様にアナロ
グビデオ信号１３に変換される。そして、シフトレジス
タ４からはシフト動作により次の３２ビットのビデオデ
ータが出力される。また、カウンタ４０の出力は再び０
にもどる。この動作を連続して繰り返すことによりディ
スプレイの１走査線分の画像データが出力され、それを
１画面分の本数を繰り返すことによって表示装置の１画
面を形成する。

【００１３】以上、８ビットおよび４ビット／画素で構
成する実施例を説明したが、全く同様な考えで、２ビッ
ト／画素、１ビット／画素の場合も簡単に動作を理解す
ることができる。ここで、２ビット／画素の場合はデー
タラッチ装置３８にはＱ０＝１，Ｑ１＝０がラッチされ
、１ビット／画素の場合はＱ０＝０，Ｑ１＝０がラッチ
されることになる（図２参照）。図４は２ビット／画素
及び１ビット／画素の場合のタイミングチャートであり
、前述した８ビット／画素、４ビット／画素の場合との
違いは、シフトレジスタ４に供給するシフトクロック信
号３２の周期とカウンタ４０の出力値である。シフトク
ロック信号３２の違いは、シフトレジスタ４の出力デー
タ３２ビット含まれる画素数の違いによるもので、また
、２ビット／画素のときは１６画素が含まれ、１ビット
／画素の時は３２画素含まれる。また、カウンタ４０の
出力値の違いは、２ビット／画素のときはカウンタ４０
の出力ＣＱ０ないしＣＱ２の内ＣＱ０，１のみを有効と
し、また１ビット／画素の場合は全てのビットを有効と
するためである。なお、前述したようなセレクタ４３，
４４，４５，４６はプログラマブル・ロジック・デバイ
スを用いて簡単に構成することができ、図５はその場合
のセレクタの論理記述式を示した図で、プログラマブル
・ロジック・デバイスをプログラムする場合の一般的な
論理記述式を示しいる。この論理記述式をコンパイルし
、プログラマブル・ロジック・デバイスの物理的なヒュ
ーズマップに変換し、これをプログラムライタにより書
き込むことにより、希望のデバイスができる。図２には
第１セレクタ４３のみ記載しているが、他のセレクタ４
４，４５，４６も同様な手法によって記述することがで
きる。この論理記述方式はプログラマブル・ロジック・
デバイスを設計する場合の標準的な記述方法である。な
お、上述の一実施例では４個のセレクタを用いて説明し
たが、これは４個のセレクタをゲートアレイ等を用いて
１個に集積することも可能である。

【００１４】

【発明の効果】以上、詳細に説明して明らかなように本
発明は、ハードウエア構成を変えることなく、ソフトウ
エアにより画素を構成するビット数の設定により、表示
色数の異なる複数のシステム（２５６色，１６色，４色
，２色の表示システム）に対応できる汎用性に優れた画
像信号生成装置を実現することができ、近年の情報化時
代に即する表示装置として、用いて大きな効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】セレクタの内部動作を説明するための概念図で
ある。

【図３】本実施例の動作タイミングを示す第１のタイミ
ング図である。

【図４】本実施例の動作タイミングを示す第２のタイミ
ング図である。

【図５】プログラマブル・ロジック・デバイスによって
セレクタを構成する場合の論理記述図である。

【図６】一般的なコンピュータシステムのブロック図で
ある。

【図７】画像信号生成装置の従来例を示すブロック図で
ある。

【図８】画像データ記憶装置とシフトレジスタ装置の詳
細説明図である。

【図９】表示装置の基本的な表示タイミングを示した概
略図である。

【図１０】画素の構成ビット数とビデオデータビットの
関係を示す画素構成関係図である。

【図１１】カラーパレットとＤ／Ａ変換器の内部構成を
示すブロック図である。

【符号の説明】

１…中央処理装置、　　２…クロック生成装置、　　３
…画像データ記憶装置、　　４…シフトレジスタ、　　
５…カラーパレット、　　６…Ｄ／Ａ変換器、　　７…
データバス、　　８…ビデオデータバス、　　９…ビデ
オクロック信号、　　１０…パレットロード信号、　　
１１…画素データ、　　１２…デジタル色信号、　　１
３…アナログビデオ信号、　　１４…カラー表示装置、
　　１５…主記憶装置、　　１６…入出力装置、　　１
７…外部記憶装置１８…ディスプレイ表示装置、　　１
９…水平同期信号、　　２０…水平帰線区間、　　２１
…垂直同期信号、　　２２…垂直帰線区間、　　２３…
アドレス入力信号、　　２４…アドレスバッファ、　　
２５…行デコーダ、　　２６…列デコーダ、　　２７…
メモリセル、２８…データバッファ、　　２９…シフト
レジスタ、　　３０…データ入出力信号、　　３１…シ
リアル出力信号、　　３２…シフトクロック信号、　　
３３…ロード制御回路、　　３４…ラッチ回路、　　３
５…マルチプレクス回路、　　３６…カラーパレットＲ
ＡＭ、　　３７…ラッチ信号、　　３８…データラッチ
装置、　　４０…カウンタ、　　４１…カウンタクロッ
ク信号、　　４２…ＮＡＮＤ回路、　　４３…第１セレ
クタ、　　４４…第２セレクタ、４５…第３セレクタ、
　　４６…第４セレクタ、　　４７…第１拡張画素デー
タ、　　４８…第２拡張画素データ、　　４９…第３拡
張画素データ、　　５０…第４拡張画素データ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　ディジタル化した画像情報を格納する
   記憶装置と、前記記憶装置から読み出したディジタル画
   像信号を所定量並列に転送する複数のシフトレジスタと
   、前記複数のシフトレジスタから出力された複数の画素
   データを含むディジタル画像信号を入力信号とするセレ
   クタと、前記セレクタの第１の選択決定信号を生成する
   カウンタと、前記セレクタの第２の選択決定信号を保持
   するデータラッチ装置と、前記セレクタの出力信号を参
   照してディジタル色信号を抽出するカラーパレットと、
   該カラーパレット出力のディジタル色信号をアナログカ
   ラービデオ信号に変換するＤ／Ａ変換器とを備え、前記
   記憶装置に格納されたディジタル画像信号は１画素のデ
   ータが２のｎ（ただし、ｎは０，１，２，３の整数）乗
   ビットの２進データにより構成され、前記整数ｎの値を
   変化させた時、前記セレクタによって出力される１画素
   分のデータ中に含まれるビット列が、前記整数ｎの値に
   対応して変化することを特徴とする画像信号生成装置。