JPS6126085A

JPS6126085A - 画像表示方式

Info

Publication number: JPS6126085A
Application number: JP14776184A
Authority: JP
Inventors: 浅尾　元明
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1984-07-17
Filing date: 1984-07-17
Publication date: 1986-02-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】・（イ）産業上の利用分野本発明はパーソナルコンピュータやビデオテックス等の
画像表示用端末や文字放送受信機等に適用され、ビット
マツプ型式の画像メモリを使用する画像表示方式に関す
る。

（ロ）従来の技術序述の如き各装置では、ＣＲＴ等の表示画面の画素と１
対１に対応した所謂ドツトマツプ型式の画像メモリを使
用して画像や図形のパターンの表示を行なってＳつ、な
かでも特に上記パターンをカラー表示する場合には、上
記画像メモリ内に第１〜第３のメモリプレーンを設け、
この各メモリプレーンにＣＰＵ等から出力されるパター
ンデータに対応するＲ、Ｇ、Ｈの各データ（カラーデー
タ）を書込むようにしている。

ところで、斯るメモリプレーンへのカラーデータの書込
みは、従来は、ＣＰＵ等によって指定される同一アドレ
スに３枚のメモリプレーンを共通に配置し、この各プレ
ーンに対してパン、り・切換等の手法によりそれぞれ個
別に行なうようにしていた。このような方法は、例えば
特公昭５９−３７９５号公報等に記載されている。

しかしなから、上記のように各メモリプレーンに対して
カラーデータの潜込みを個々に行なう方法では、その各
プレーンへの書込みを当該プレーンの読出しの空き時間
を利用する所謂サイクルスチール法（こよって行なう（
屯チ通信学会誌ＶｏＬ　。

６７、Ｎα４の第３６０〜６６１頁参照）としても、動
作の高速化には限界かあり、取り扱うメモリプレーン数
が多い場合やキャプテンンステムに代表されるような高
度の幾何学図形を表示する場合には、動作速度の点で充
分に対応できないと言う問題があった。

なお、上記は図形等を指定した色でカラー表示する場合
についＣ述べたが、これ以外にも例えば指定したａ淡階
調（以ド、単に階調と言う）でモノクロ表示する場合に
於いても同様であり、更に一般的には１画素当り１ビツ
トづつのデータを格納できるメモリプレーンをＮ枚使用
するものとして、２Ｒ種類の色又は階調でパターン表示
を行なう場合についても全く同様のことが言える。

１′Ｓ　　発明が解決しようとする問題点本発明は、上
記の如きＮ枚のメモリプレーンを有するビットマツプ型
式の画像メモリを使用して画像表示を行なうものに於い
て、上記各メモリプレーンへのデータの溢込みを短時間
で行ない、それによって表示動作の高速化を画ろうとす
るものである。

に）問題点を解決するための手段本発明では１．上記の課題を解決するために、Ｎ枚のメ
モリプレーンの各々を少なくとも１画素単位で書込み制
御可能な記憶素子群で構成すると共に、２Ｒ種類の色又
は階調を表わすデータが設定されるＮビットの書き換え
可能なレジスタと、このレジスタの各ビットの出力を対
応するメモリプレーンに書込む動作をパターンデータに
応じて制御する手段とを設け、この制御手段によって上
記各プレーンに格納された対応する各データを同時番こ
読出す構成としている。

（ホ）作　用前記各メモリプレーンへの房込みをパターンデータに応
じて制御することにより、前記レジスタ内に設定された
色又は階調を表わす一組のデータが上記各プレーンに同
時に書込まれることになり、これにより画像メモリの同
一アドレスに対するアクセスが１回で終了する。

（へ）実施例図面は本発明を使用した画像表示装置の一実施例の要部
の概略構成を示してＢす、これはＮ−３即ち２＝８色が
表示可能で且つ４画素分のカラーデータを一括して書込
み処理する場合の例である。図面に於いて、（１）はＣ
ＲＴディスプレイ等の水平、垂直同期信号を得て読出し
く表示）アドレスコードを導出する表示アドレスコード
発生器、（２）はその表示アドレスコードと画像表示装
置のＣＰＵのアドレスバス（３）を通って入力されるａ
込み（描画）アドレスコードとを切換えて導出するアド
レスセレクタである。

次に、（４）はＲＡＭによって構成された画像メモリで
あり、こ、のメモリは前記セレクタ（２）から出力され
るアドレスコードによって同時にアクセスされる第１〜
第３のメモリプレ・−ン（４Ｒ）（４Ｇ）（４Ｂ）を有
しており、且つ、その各プレーンには同一のアドレスに
対応する４個の単位記憶素子（Ｍす〜（Ｍ４）を１ブロ
ツクとするメモリブロック（ＢＲ＋）（ＢＮ２）・・・
、（ＢＧ＋　）（ＢＧ２）・・・、（ＢＢ＋）（ＢＢｚ
）・・・、す＼゛′多数設けられている。しかし、図で
は煩雑さを避けるために、各メモリプレーンと６２ブロ
ック分しか示していない。

一方、（５）は３ビツトの色設定レジスタであり、この
レジスタには前述したＣＰＵからの各１ビツトづつ即ち
８色を表わすカラーデータＮ−四が格納され、且つ、そ
のＲ，Ｇ、Ｂ各ビット出力がそれぞれ前記第１〜＠３メ
モリプレーン（４Ｒ）　（４Ｇ）（４Ｂ）内の各記憶素
子のデータ入力端子（ＤＩ　）に共通に印加されるよう
ｌこなっている。また、上記第１〜第３メモリプレーン
（４Ｒ）　（４Ｇ）　（４Ｂ）内の各メモリブロックの
対応する同一番目の記憶素子の各出力端子（ＤＯ）が４
ビツトパラレル入力のシフトレジスタ（６Ｒ０６Ｇ）（
６Ｂ）の入力側に接続されている。

また、（７）はメモリコントローラであり、このコント
ローラはＡｉｌ記アドアドレスセレクタ１の切換を行な
うと共に、上記セレクタがＣＰＵ側のアドレスコードを
導出しているときに’Ｍ”（〕１イレベル）のメモリラ
イト信号を出力するようになっており、このメモリライ
ト信号がＣＰＵから導出された４ビットパラレル即ち４
画素分のパターンデータによってナントゲート（８）〜
０Ｄでゲートされ、この各ナントゲートの出力か第１〜
第３メモリプレーン（４Ｒ）（４Ｇ）（４Ｂ）ｔこ共通
に導入され、且つ、その各ブレーン内では図示の如く各
ブロックの対応する同一番目の記憶素子のライトネーブ
ル端子（ＷＥ）に共通に１１１口されるよう（こなって
いる。

さて、斯る実施例に於いて、今、ＣＰＵが画像メモリ（
４）に対して描画を行なう場合には、ＣＰＵは表示位置
１こ対応する画像メモ１月４）のアドレスコードを発生
すると共に、メモリコントローラ（７）に指示を与える
。すると、このコントローラ（７）は、表示動作に影＃
を与えないタイミングでアドレスセレクタ（２）から上
記ＣＩ）　Ｕ側のアドレスコードが導出されるように該
セレクタを切換え、且つ、上記タイミングでメモリライ
ト信号を出力する。なお、ここで、今、上記セレクタ（
２）θ）ら出力されたアドレスコードか画像メモ１月４
）の各７？−ン内の第１ブロツク（ＢＲす（ＢＧ＋　）
　（ＢＩ３＋　）を示すものとする。

また、°前記ＣＰＵは同時に４画素分（４ビツト）のパ
ターンデータをパラレルに導出し、この各データが前記
メモリライト信号を一方の入力とするナントゲート（８
）〜（１１１の各他方の入力として与えられる。従って
、今、上記４画素分のパターンデータのうち２１％編目
のデータ（Ｄｌ）のみか１＃（文字や図形に対応）で他
が全て“０”（背景に対応）であるとすると、ナントゲ
ート１９）の出力のみが０″になる。それゆえ、今の場
合は、第１〜第３メモリブレーンの第１ブロツク（ＢＲ
＋　）　（ＢＧ＋）（ＢＢりの各２４目の記憶素子（Ｍ
２）のみが書込み状態になる。

一方、斯る動作に先立って色設定レジスタ（５）にはＣ
ＰＵによって所定の色を表わすカラーデータ（８）ＩＧ
ＩＣＢｌか格納される。すなわち、前記ＣＰＵからのパ
ターンデータによって表わされる図形を例えば赤色で表
示する場合には、上記レジスタ（５）にはカラーデータ
Ｃ％　（ｉ５θ〕が予め格納される。従って、　ｆ７ｉ
１述の如く各メモリブレーンの第１ブロツク（ＢＲ＋　
）　Ｑ３Ｇす（ＢＢりのそれぞれ２番目の記憶素子（Ｍ
２）が鼾込み状態になったときは、この各記憶素子に対
して上記データ（ｉｏｏ〕の証込み（書換え）が行なイ
つれる。

次に、第１〜第３メモリブレーン内の第２ブロツク（Ｂ
Ｂ２）　（ＢＧ２　）　（Ｊ３Ｂ２　）に対応する次の
４画素分のパターンデータのうち１画素目と３画素目の
データが１”であれは、上記第２ブロツク内の１番目と
６番目９を６憶素子（＋ｖｉ＋）と（Ｍりに対して前述
のカラーデータ（１００）の潜込みが行なわれる訳であ
る。

このようにして画像メモリ（４）の第１〜第３プレーン
（４Ｒ）（４Ｇ）（４Ｂ）に対する、／ｆ込みが１メモ
リブロック分ずつ行なわれていくが、この書込みが既に
終了したメモリブロックに対しては表示アドレス発生器
（１）のアクセスによる読出しが行なわれる。

そして、その１回のアクセスによって第１〜第３プレー
ン（４Ｒ）　（４Ｇ）　（４Ｂ）からそれぞれ読出され
た各１ブロック４画素分のカラーデータが、それぞれシ
フトレジスタ（６技）（６Ｇ）（６Ｂ）で１画素毎のシ
リアルデータに変換され、ＣＲＴディスプレイ等の表示
部に向けて導出される訳である。

なお、表示Ｔる図形パターンの色を変えるには、色設定
レジスタ（５）薔こ格納するカラーデータを変更すれは
よい訳であるが、上記実施例では高速処理の目的で画像
メモリの各ブレーンへの書込みを１ブロック４画素分つ
つ行なうようにしているので、その４画素の各々の色を
変更する場合には同一メモリブロックに対して４回書込
み動作しなけれはならない。しかし、図形パターンの途
中でそのように１ドツト単位で釧かく色を変更する必要
かあるのは極めて稀であるので、上記のようにしＣも特
に不便ではない。むしろ、そのようにした方が糎本発明の場合は上記複数画素のデータのうち変更すべき
データだけを直接変更できるので、表示パターンの一部
変更を行なう際にアクセス時間を短縮でき、却って都合
がよい。勿論、アクセスをそれほど高速に行ｆｌう必要
かない場合は、第１〜第３メモリプレーンへのアクセス
を１アドレスで１画素分づつ行なうようにしてもよい。

また、前記実施例ではパターンデータによって画像メモ
リへのメモリライトｒＨ号をゲートするようにしたが、
これ以外に画１象メモリの素子選択信号を上記パターン
データによって制御するように構成することも可能であ
る。

（ト）発明の効果本発明の１ｆｌｊ　ｉ４表表示式に依れば、画像メモリ
内のＮ枚のメモリプレーンを同時にアクセスすることが
できるので、上記プレーン毎ｉこアクセスを行なう従来
方式Ｉこ比べてアクセス時間を大幅に短縮することがで
き、しかも、そのアクセス時間はメモリプレーンの枚数
の増ノＪＯに向わらず一定であると言う利点かある。

【図面の簡単な説明】

図面は本発明の画像表示方式を適用した表示装置の一実
施例の要部を示すブロック図である。（１）・・・表示アドレス発生器、（２）・・・アドレ
スセレクタ、（４）・・・画像メモリ、（４Ｒ）（４Ｇ
）（４Ｂ）・・メモリプレーン、（５）・・・色設定レ
ジスタ、（６杖）（６Ｇ）（６Ｂ）・・・シフトレジス
タ、＋７１・・・メモリコントローラ、（８）〜（１１
１・・・ナントゲート。

Claims

【特許請求の範囲】

（１）Ｎ（２以上の整数）枚のメモリプレーンを有し２
＾Ｎ種類の色又は階調を表わすデータが格納されるビッ
トマップ画像メモリを使用して画像パターンの表示を行
なう方法に於いて、前記メモリプレーンを少なくとも１
画素単位で書込み制御し得る記憶素子群で構成すると共
に、前記２＾Ｎ種類の色又は階調を表わすデータが設定
されるＮビットの書換え可能なレジスタと、このレジス
タの各ビットの出力を前記画像メモリの対応するプレー
ンに書込む動作をパターンデータに応じて制御する手段
とを設け、上記各プレーン内の対応する各データを同時
に読出すことにより画像パターンを前記２＾Ｒ種類内か
ら選定した色又は階調で表示できるようにした画像表示
方式。