JPH0430393A - センスアンプ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般にセンスアンプに関し、特に、電源電
圧の変化に影響されることなく所定の動作を実行できる
センスアンプに関する。

［従来の技術〕 一般に、半導体メモリは、コンピュータシステムをはじ
め様々な機器に広く使用されている。半導体メモリは、
多数のメモリセルを有し、それらに対しデータが書込／
読出される。半導体メモリの中で、とりわけダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）や、スタティッ
クランダムアクセスメモリ（以下ｒｓＲＡＭＪという）
がよく使用される。一般に、ＤＲＡＭやＳＲＡＭでは、
多数のメモリセルがビット線に接続される。読出動作に
おいて、メモリセルにストアされたデータ信号がビット
線に与えられ、ビット線間に微少な電位差が生しる。発
生された微少な電位差をセンスアンプがセンスし、増幅
することによってストアされていたデータが読出される
。本発明は、２本の信号線、またはビット線間に現れた
微少な電位差を増幅するためのセンスアンプに一般に適
用可能であるが、以下の説明ではＳＲＡＭを一例として
説明する。

近年、ＳＲＡＭについては、主に高速性および低消費電
力性の２つの面から要求が高まっており、これらの２つ
の面から開発が進んでいる。たとえば、大型の汎用コン
ピュータのキャッシュメモリを構成するために、高速で
動作可能なＳＲＡＭ、特にエミッタ結合論理（以下「Ｅ
ＣＬ」という）ＳＲＡＭが使用されている。ＥＣＬＳＲ
ＡＭは、ＥＣＬレベルの論理信号を扱うＳＲＡＭとして
知られる。ＥＣＬレベルでは、入力信号“Ｈ”か−〇、
　　９ボルト　”Ｌ”が−１，７ボルトとして規定され
る。

第９図において、従来のＳＲＡＭが示される。

この図では、説明の簡単化のために４行４列のメモリセ
ルを有するメモリアレイか示される。第９図を参照して
、このＳＲＡＭは、Ｘアドレス信号に応答してワード線
駆動回路２ａないし２ｄを活性化するＸデコーダ１と、
ワード線駆動回路２ａないし２ｄの出力に接続されたワ
ード線３ａないし３ｄと、Ｙアドレス信号に応答してビ
ット線選択回路５ａないし５ｄを活性化するＹデコーダ
４と、ビット線対６ａおよび６ｂないし９ａおよび９ｂ
と、各ワード線３ａないし３ｄと各ビット線対６ａおよ
び６ｂないし９ａおよび９ｂ間にそれぞれ接続されたメ
モリセルＭＣ０ＯないしＭＣ３３とを含む。

ＳＲＡＭに適用可能なメモリセルの例が、第１０図およ
び第１１図にそれぞれ示される。第１０図では、高抵抗
負荷型ＮＭＯＳメモリセルか示される。第１１図では、
ＣＭＯ５型メモ型上モリセルれる。

再び第９図を参照して、各ビット線の一方端にビット線
負荷抵抗１０ａないし１３ｂが接続される。各抵抗１０
ａないし１３ｂは、レベルシフタ１４を介して第１の電
源ライン（Ｖｃｃ）１５に接続される。各ビット線６ａ
ないし９ｂの他方端に、トランスファゲートトランジス
タ１６ａないし１９ｂが接続される。各トランジスタ対
１６ａおよび１６ｂないし１９ａおよび１９ｂは、各２
つのゲートが各ビット線選択回路５ａないし５ｄの出力
にそれぞれ接続される。各ビット線対６ａおよび６ｂな
いし９ａおよび９ｂは、Ｉ１０線対２０Ｂおよび２０ｂ
にそれぞれ接続される。

Ｉ１０線対２０ａおよび２０ｂは、センスアンプ２１の
２つの入力に接続される。センスアンプ２１は、センス
アンプ選択回路２２から発生される活性化信号ＳＥを受
けるように接続される。センスアンプ２１の２つの出力
は、共通データ線対２３ａおよび２３ｂを介して出力バ
ッファ２４に接続される。出力バッファ２４は、共通デ
ータ線対２３ａおよび２３ｂを介してＥＣＬレベルを有
する信号を受ける。

Ｉ１０線対２０ａおよび２０ｂの他方端は、１１０線対
２０ａおよび２０ｂの駆動のための駆動回路２つに接続
される。駆動回路２９は、第１の電源ライン１５（Ｖｃ
ｃ）と第２の電源ライン（Ｖ「［）３０との間に接続さ
れた４つのＮＭＯＳトランジスタ２５ないし２８を含む
。駆動回路２９は、書込アンプ３１からの出力信号を受
けるように接続される。

センスアンプ２１の回路図が第１２図に示される。第１
２図を参照して、このセンスアンプは、２つの口ｐｎト
ランジスタ３３および３４と、電流源３５とを含む。ト
ランジスタ３３は、ベースが１１０線２０ａに接続され
、コレクタが共通ブタ線２３ａに接続される。同様に、
トランジスタ３４は、ベースが１１０線２０ｂに接続さ
れ、コレクタが共通データ線２３ｂに接続される。トラ
ンジスタ３３および３４のエミッタは一体接続され、か
つ電流源３５に接続される。電流源３５は、第２の電源
ライン３０に接続されたＮＭＯＳトランジスタ３６を含
む。トランジスタ３６は、ゲートがセンスアンプ活性化
１ｄ号ＳＥを受けるように接続される。活性化信号ＳＥ
は、ＭＯＳレベルの電位を有する。すなわち、信号ＳＥ
の“Ｈ“は第１の電源電位を有し、“Ｌ′が第２の電源
電位を有する。

次に、第９図に示したＳ　ＲＡ　Ｍの動作について説明
する。まず、書込動作において、入力データ信号Ｄｉｎ
が入力バッファ３１′を介して書込アンプ３１に与えら
れる。書込アンプ３１は、入力信号Ｄｉｎを増幅し、２
本の信号線３２ａおよび３２ｂを介して、増幅された信
号を駆動回路２９に与える。駆動回路２９は、与えられ
た信号に応答してＩ１０線２０ａおよび２０ｂをそれぞ
れ駆動する。Ｙデコーダ４およびビット線選択回路５ａ
ないし５ｄがトランスファゲートトランジスタ１６ａな
いし１９ｂを選択的にＯＮさせるので、Ｉ１０線対２０
ａおよび２０ｂの電圧がビ・ント線対６ａおよび６ｂな
いし９ａおよりｂのいずれかに選択的に与えられる。Ｘ
デコーダ１およびワード線選択回路２ａないし２ｄによ
って１本のワード線が選択され、これにより指定された
メモリセルに入力データ信号Ｄｉｎに基づく信号が書込
まれる。

次に、読出動作についてより詳細に説明する。

以下の説明では、メモリセルＭＣ０Ｏにストアされたデ
ータが読出される場合について述べる。Ｘデコーダ１が
ワード線選択回路２ａの２つの入力に低レベルの信号を
与える。したがって、ワード１ｊ１３ａが高レベルにな
る。他のワード線選択回路２ｂないし２ｄの各２つの人
力の少なくとも一方に高レベルの信号が人力されるので
、他のワード線３ｂないし３ｄが低レベルになる。その
結果、ワード線３ａのみが選択される。

同様に、Ｙデコーダ４がビット線選択回路５ａの２つの
入力に低レベルの信号を与える。したがって、ビット線
選択回路５ａが高レベルの信号を出力するので、トラン
スファゲートトランジスタ１６ａおよび１６ｂが導通す
る。その結果、メモリセルＭＣ０Ｏが選択されたことに
なる。

メモリセルＭＣ０Ｏが選択されると、メモリセルＭＣ０
Ｏにストアされていたデータ信号に応答して、ビット線
６ａおよび６ｂ間に電位差が生じる。このデータを出力
バッファ２４に伝送するために、センスアンプ活性化信
号ＳＥが高レベルになる。したがって、電流源３５内に
設けられたトランジスタ３６がＯＮするので、センスア
ンプ２１が活性化する。メモリセルＭＣ０Ｏにストアさ
れたデータに応答して生じたビット線の電位差は、トラ
ンスファゲートトランジスタ１６ａおよび１６ｂを介し
てＩ１０線対２０ａおよび２０ｂに現れる。この電位差
は、センスアンプ２１により増幅された後、出力バッフ
ァ２４に与えられる。上記のような読出動作が実行され
ている間は、書込増幅器の出力３２ａおよび３２ｂがと
もに低レベルに固定されている。他方、書込が行われる
とき、低レベルのデータ信号を書込むべき一方のビット
線の電位が低電位にされ、他方のビット線の電位が高電
位にされる。

１つのＩ１０線対２０ａおよび２０ｂに接続されたメモ
リセルのいずれもが選択されない場合では、すべてのワ
ード線３ａないし３ｄおよびビ・ソト線選択回路５ａな
いし５ｄのすべての出力が低レベルになるので、メモリ
セルにストアされているデータ信号はＩ１０線対２０ａ
および２０ｂに与えられない。このとき、センスアンプ
２１を活性化させる必要がないので、消費電力を減じる
ために低レベルのセンスアンプ活性化信号ＳＥが与えら
れる。したがって、電流源３５がＯＦＦされ、センスア
ンプ２１が被活性状態になる。

出力バッファ２４の回路図が、第１３図に示される。第
１３図を参照して、共通データ線２３Ｂおよび２３ｂが
それぞれノードＮａおよびＮｂに接続される。ｎｐｎト
ランジスタ６１および６２により、ノードＮａおよびＮ
ｂの電位がクランプされる。クランプ電位は、ダイオー
ド６３および低電流源６４によって決定される。したが
って、共通データ線２３ａおよび２３ｂには、信号電流
が流れるがその電位は変動しない。

センスアンプからの信号電流は、たとえばトランジスタ
６２を介して共通データ線２３ａに流れる。したがって
、抵抗６６によって電流信号が電圧信号に変換され、変
換された電圧信号がトランジスタ７６のベースに与えら
れる。共通データ線２３ｂを流れる信号電流も、抵抗６
５により電圧信号に変換され、変換された電圧信号がト
ランジスタ６７のベースに与えられる。ｎｐｎ　トラン
ジスタ７６、ダイオード６８．ｎｐｎ）ランジスタロ９
および抵抗７０によってエミッタフォロワ回路が構成さ
れる。したがって、ノードＮ２の電圧はトランジスタ７
６のベース−エミッタ間電圧Ｖ８Ｅだけレベルシフトさ
れる。レベルシフトされた電圧はノードＮ３を介して後
段のＥＣＬ回路に与えられる。

ＥＣＬ回路は、ｎｐｎトランジスタ７１，７２゜７３お
よび７５と、抵抗７４および７７とから構成される。ト
ランジスタ７５は、出力端子Ｄｏｕｔに接続された他の
回路を駆動するのに十分な駆動能力を有する。このＥＣ
Ｌ回路の入力、すなわちトランジスタ７１および７２の
各ベースはノードＮ３およびＮ４にそれぞれ接続される
。トランジスタ７３および抵抗７４により定電流源が構
成される。したがって、ノードＮ３およびＮ４の電位に
応答して、抵抗７７およびトランジスタ７２の共通接続
ノードＮ５を介して電圧信号がトランジスタ７５のベー
スに与えられる。その結果、トランジスタ７５および端
子Ｄｏｕｔを介して出力データ信号が出力される。

［発明が解決しようとする課題］ 従来から、Ｅ　ＣＬ　Ｓ　ＲＡＭの電源として、２つの
電圧レベルが使用されている。すなわち、電源ＶＥＥと
して、−４，５ボルトおよび−５，２ボルトが使用され
る（Ｖｃｃは０ボルトに設定される）。これに加えて、
ＳＲＡＭのような半導体メモリは前述のように様々な機
器の中に使用されるので、電源電圧レベルが変動するこ
とがしばしばある。電源電圧レベルが変化または変動す
ると、次のような不都合が生じる。

すなわち、第１２図に示したセンスアンプにおいて、電
流源３５内のトランジスタ３６のゲート−ソース間電圧
が電源ライン３０の電圧の変化または変動にしたがって
変化する。このことは、トランジスタ３３および３４を
介して共通データ線２３ａおよび２３ｂに流れる電流の
変化を引起こす。共通データ線２３ａおよび２３ｂを流
れる信号電流の変化は、第１３図に示した出力バッファ
におけるデータの読出誤りをもたらす。すなわち、共通
データ線２３ａおよび２３ｂに流れる信号電流が変化す
ることは、各トランジスタ６１および６２に流れる電流
が変化することを意味する。その結果、抵抗６５および
６６の作用により各ノードＮ１およびＮ２の電位が変化
する。特に、ノドＮ３の電位よりもノードＮ１およびＮ
２の電位が下がることがあり、トランジスタ６１および
６２が飽和領域において動作することになる。したがっ
て、トランジスタ６１および６２のスイッチング速度が
減じられる。これに加えて、ノードＮ１およびＮ２にお
ける電位の変化または変動がデータ信号の読出誤りをも
たらすことも指摘される。

なぜなら、トランジスタ６７および７６は、ノードＮ１
およびＮ２の電位に応答して動作するので、後段のＥＣ
Ｌ回路が誤動作するかもしれないからである。

したがって、この発明の１つの目的は、センスアンプに
おいて、電源電圧の変化により誤った読出動作が起きる
のを防ぐことである。

二の発明のもう１つの目的は、センスアンプにおいて、
電源電圧の変化により読出速度が低下するのを防ぐこと
である。

［課題を解決するための手段］ この発明に係るセンスアンプは、２本の信号線間に発生
された電位差信号を電流信号に変換する電位差電流変換
手段と、電源電圧の変化に依存することなく予め定めら
れた一定の電圧を発生する定電圧源と、定電圧源から発
生された定電圧に基づいて一定の電流を供給する定電流
源と、電位差電流変換手段から出力された電流信号に応
答して、電圧信号を発生する電流電圧変換手段とを含む
。

定電流源は、センスアンプを活性化するための活性化信
号に応答して、定電流を電位差電流変換手段に供給する
。

［作用〕 この発明におけるセンスアンプでは、定電流源が定電圧
源から発生された定電圧に基づいて一定の電流を電位差
電流変換手段に供給するので、電源電圧が変化しても変
換された電流信号は影響されない。したがって、電流電
圧変換手段がその影響を受けていない電流信号に応答し
て動作することができるので、電流信号の読み誤りの発
生が防がれる。

［発明の実施例］ この発明の一実施例を示す差動増幅型センスアンプが第
１図に示される。第１図を参照して、このセンスアンプ
は、ｎｐｎトランジスタ３３および３４によって構成さ
れたＥＣＬ回路と、ＥＣＬ回路に一定の電流を供給する
定電流供給回路３５ａと、電源電圧の変化に影響されな
い定電圧を発生する定電圧発生回路９０とを含む。定電
流供給回路３５ａは、第１の電源ライン（Ｖｃｃ）１５
と第２の電源ライン（ＶＩり３０との間に接続されたＰ
ＭＯＳトランジスタ４２．４３．５０゜ＮＭＯ３）ラン
ジスタ４４．４５．ｎｐｎ）ランジスタ５１．および抵
抗５２を含む。トランジスタ４２および４３によって第
１のカレントミラー回路が構成され、トランジスタ４４
および４５によって第２のカレントミラー回路が構成さ
れる。

トランジスタ４２はダイオード接続される。すなわち、
トランジスタ４２はゲートおよびドレインが一体接続さ
れる。トランジスタ４４もダイオード接続される。トラ
ンジスタ５１のベースは、定電圧発生回路９０から定電
圧Ｖ。５１を受けるように接続される。したがって、ト
ランジスタ５１および抵抗５２によって定電流源３９が
構成される。第１および第２のカレントミラー回路の間
、すなわちトランジスタ４３と４４との間に接続された
トランジスタ５０は、カレントスイッチを構成する。ト
ランジスタ５０のゲートはセンスアンプ活性化信号ＳＥ
を受けるように接続される。

定電圧発生回路９０は、第１の電源ライン１５と第２の
電源ライン３０との間に接続された、ｎｐｎ）ランジス
タＱ１ないしＱ５と、抵抗Ｒ１ないしＲ４とを含む。こ
の回路９０による定電圧の発生についての詳細は後で説
明する。

読出動作において、Ｉ１０線対２０ａおよび２０ｂ間に
メモリセルにストアされたデータ信号に基づく電圧差が
得られたとき、低レベルのセンスアンプ活性化信号ＳＥ
が与えられる。したがって、トランジスタ５０が信号Ｓ
Ｅに応答してＯＮする。

定電流源３９に流入する定電流は、トランジスタ４２の
ドレイン電流として流れる。その結果、トランジスタ４
２のゲート−ソース間電圧が固定される。トランジスタ
４３は、ゲートがトランジスタ４２のゲートに接続され
ているので、トランジスタ４２のドレイン電流の実数倍
の値を自゛するドレイン電流がトランジスタ４３を介し
て流れる。

その結果、トランジスタ４３のドレイン電流の電源電圧
依存性は、第１のカレントミラー回路の作用により定電
流源３９の電源電圧依存性と等しくなる。すなわち、定
電圧発生回路９０により発生される定電圧ＶＣ，ｌが電
源電圧の変化または変動によって影響されないので、定
電流源３９か供給する定電流も影響されない。したがっ
て、トランジスタ４３を流れるドレイン電流も電源電圧
レベルの変化により影響されないことになる。

各トランジスタ４２および４３をそれぞれ流れるドレイ
ン電流の比は、各トランジスタのチャネル幅の比によっ
て決まる。これに加えて、トランジスタ４４および４５
によって構成された第２のカレントミラー回路の作用に
より、トランジスタ４５を流れるドレイン電流の値は、
トランジスタ４４を流れる電流、すなわちトランジスタ
４３を流れる電流の実数倍になる。各トランジスタ４４
および４５にそれぞれ流れるドレイン電流の比は、この
場合においても各トランジスタ４４および４５のチャネ
ル幅の比によって決まる。

第１および第２のカレントミラー回路の定電流性は、電
源電圧の変化に対して比較的安定であるため、定電流源
３９が電源電圧依存性をほとんど有しない場合において
、この定電流供給回路３５ａは安定な定電流を供給する
ことができる。

読出動作が実行されないとき、高レベルのセンスアンプ
活性化信号ＳＥが与えられるので、トランジスタ５０が
ＯＦＦする。したがって、第２のカレントミラー回路に
電流が供給されないので、この定電流供給回路３５ａが
ＯＦＦする。その結果、このセンスアンプの非活性化状
態における消費電力が減じられる。

定電圧発生回路９０により発生される定電圧Ｖ。８．は
、電源電圧の変化または変動によらず一定のレベルに保
持される。すなわち、定電圧Ｖ。

５．と第２の電源ＶＥＥ　との間の電位差ｖ、　Ｉ　Ｆ
（膚Ｖｃ　ｓ　＋　　ＶＥ　Ｅ　）が一定レベルに保持
される。この点について以下に説明する。以下の説明で
は、抵抗Ｒ１ないしＲ４の抵抗値をＲ１ないしＲ４とし
、各抵抗Ｒ１ないしＲ４をそれぞれ流れる電流を１１な
いしＩ４とする。これに加えて、各トランジスタＱ１な
いしＱ５の各ベースーエミッタ間電圧をそれぞれＶＢＥ
１ないしＶＢＥｓで表わす。また、各トランジスタの電
流増幅率が十分大きく設定されているので、ベース電流
が無視できるものと仮定する。

出力電圧■。８．と電源ＶＥＥ　との間の電位差ｖ、Ｉ
　Ｆは、トランジスタＱ５のベース−エミッタ間電圧Ｖ
［ＩＥ５と抵抗Ｒ４の両ｔｇ　ｒ＊Ｉの電圧との和とな
るので、次のように表わされる。

ｖｏｌ　Ｆ　””ＶＣＳ　Ｉ　　ｖ［Ｅ−ＶＢ　Ｅ　　
ｓ　＋Ｒ４−１４・　（１）第１の電源Ｖｃｃと第２の
電源ＶＥＥの電位差は、抵抗Ｒ１の両端の電圧と、トラ
ンジスタＱ２のベース−エミッタ間電圧ＶＢＥ２と、抵
抗Ｒ２の両端の電圧と、トランジスタＱ１のベース−エ
ミッタ間電圧Ｖ８［１との和であるので、次のようにな
る。

Ｖｃｃ−ＶＥ　　Ｅ　　−Ｒ１・Ｉ　１＋Ｖ［ｌ　Ｅ　
　２＋Ｒ２壺　！２＋Ｖ８Ｅ　。

・・・　（２） ＶｃｃとＶＥＥの電位差は、抵抗Ｒ１の両端の電圧と、
トランジスタＱ４のベース−エミッタ間電肚ＶＢＥ＊　
と、抵抗Ｒ４の両端の電圧と、トランジスタＱ５のベー
ス−エミッタ間電圧ＶＢＥｓとの和でもあるので、次の
ようになる。

Ｖｃ　Ｃ−ＶＥ　Ｅ　−Ｒ１・Ｉ　１＋ＶＢ　Ｅ　４＋
Ｒ４幸Ｉ４＋Ｖａ　Ｅ　ｓ ・・・（３） 式（２）および（３）から、抵抗Ｒ４の両端の電圧は、
以下のようになる。

Ｒ４・１４＝ＶＢ　Ｅ　＋　＋ＶＢ　Ｅ２＋Ｒ２・１２
−ＶＢＥ　　４　　　ＶＢＥ　　ｓ　　’・・　（４）
式（４）を式（１）に代入することにより、Ｖｏ　ｌ　
Ｆ　−ＶＢＥ　Ｉ　＋ＶＢＥ　２　　ＶＢＥ　＊＋Ｒ２
・Ｉ２　　　　　・・・（５） ここで、トランジスタ５のベース−エミッタ間電圧ＶＢ
Ｅｓは、ＶＢＥ３と抵抗Ｒ３の両端の電圧との和でもあ
るので、次式が成り立つ。

ＶＩＥ　ｓ　＝ＶａＥ３　＋Ｒ３−１３−（６）各トラ
ンジスタＱ１およびＱ３のベース電流は、電流Ｉ２およ
びＩ３と比較して十分に小さいので、無視することがで
きる。また、Ｉ２およびＩ３について次式の関係が成り
立つ。

１２＃　Ｉ　３　　　　　　　　　　　　・・・（７）
式（６）および（７）より、抵抗Ｒ２の両端の電圧は、
以下のように表わされる。

Ｒ２・１２＃Ｒ２・Ｉ３ ＝　（ＶｆｌＥ　ｓ　　ＶＢＥ　ａ）　　・Ｒ２／Ｒ３
・・　（８） 式（８）を式（５）に代入することにより、ｖｏｌ　　
Ｆ　　””ＶＢＥ　　Ｉ　　＋ＶｆｌＥ　　２　　　Ｖ
［ＩＥ　４＋（ＶＥＩＥ　ｓ　　ＶＢＥ　３）　・Ｒ２
／Ｒ３・・・　（９） 電源電圧の変化により、各電流値１１ないし１４が変化
するが、各トランジスタのベース−エミッタ間電圧ＶＢ
Ｅの変化は非常に小さい。したがって、式（９）より、
電位差ｖＤＩ　Ｆ　は電源電圧の変化に影響されること
なく一定に保持されることが理解される。

したがって、電源電圧レベルが変化または変動しても、
第１図に示した定電流供給回路３５から一定の電流がト
ランジスタ３３および３４に（ｔ＋、給されるので、共
通データ１ｊ１２３ａおよび２３ｂに充れる信号電流が
一定の値になる。その結果、第１３図に示した出力バッ
ファ２４において、ノードＮ１およびＮ２における電位
が電源電圧レベルの変化または変動にしたがって変化し
ないので、トランジスタ６７および７６の誤動作が防が
れる。

このことは、出力バッファ２４においてデータの読み誤
りが生しないことを意味する。これに加えて、ノードＮ
３の電位よりもノードＮ１およびＮ２の電位が下がるこ
とが防がれるので、トランジスタ６１および６２か飽和
されない。すなわち、トランジスタ６１および６２が非
飽和領域で動作するので、所定のスイッチイング速度が
確保される。すなわち、電源電圧の変化により、読出速
度が低下するのが防かれる。

次に、第２図ないし第８図を参照して、この発明の他の
実施例について説明する。第２図に示したセンスアンプ
２は、第１図に示したＰＭＯＳトランジスタ４２および
４３ならびにＮＭＯＳトランジスタ４４および４５の代
わりに、ｐｎｐ　トランジスタ４６および４７ならびに
ｎｐｎトランジスタ４８および４９が適用される。

第３図を参照して、第１図に示した第２のカレントミラ
ー回路を構成するＮＭＯＳトランジスタ４４および４５
の代わりに、ｎｐｎトランジスタ４８および４９が接続
される。

第４図を参照して、２つのＥＣＬ回路に定電流を供給す
ることが可能な定電流供給回路３５ｄか示される。ｎｐ
ｎトランジスタ３３ａおよび３４ａによって第１のＥＣ
Ｌ回路が構成され、ｎｐｎトランジスタ３３ｂおよび３
４ｂによって第２のＥＣＬ回路が構成される。第１のＥ
ＣＬ回路は、Ｉ１０線対２０ａおよび２０ｂと、共通デ
ータ線対２３ａおよび２３ｂとに接続される。同様に、
第２のＥＣＬ回路も、第２のＩ１０線対２０ｃおよび２
０ｄと、第２の共通データ線対２３ｃおよび２３ｄとに
接続される。定電流１共給回路３５ｄは、第３図に示し
た回路３５ｃに加えて、２つのＰＭＯ３）ランジスタ４
２ｂおよび５０ｂと、ｎｐｎトランジスタ４８ｂおよび
４９ｂとを含む。

すなわち、トランジスタ４８ｂおよび４９ｂによって、
カレントミラー回路が構成される。トランジスタ５０ａ
は、ゲートか第１のセンスアンプ活性化信号ＳＥＯを受
けるように接続される。同様に、トランジスタ５０ｂも
、ゲートが第２のセンスアンプ活性化信号ＳＥＩを受け
るように接続される。

トランジスタ４２ａおよび４３によって第１のカレント
ミラー回路か構成される。トランジスタ４８ａおよび４
９ａによって第２のカレントミラ回路が構成される。ト
ランジスタ４２ａおよび４２ｂによって第３のカレント
ミラー回路が構成される。トランジスタ４８ｂおよび４
９ｂによって第４のカレントミラー回路が構成される。

電流源３９は、第１および第３のカレントミラー回路に
より共通に使用される。

第５図に示した定電流供給回路３５ｆでは、第１図に示
したＰＭＯ８）ランシスタ５ｏの代わりに、２つのｐｎ
ｐ　トランジスタ４０および４１か使用される。すなわ
ち、トランジスタ４２と定電流源３９との間にトランジ
スタ４０が接続さね、トランジスタ４０のエミッタと第
１の電源ライン１５との間にトランジスタ４１が接続さ
れる。トランジスタ４１は、ベースか基準電位ＶＢＢを
受けるように接続される。ト・ランジスタ４０は、ベー
スがセンスアンプ活性化信号ＳＥを受けるように接続さ
れる。

動作において、トランジスタ４０および４１により信号
ＳＥの電位と基準電位Ｖａ［１とが比較される。比較結
果に基づいて、トランジスタ４０がＯＮｔ、、回路３５
ｆによる定電流の供給が開始される。したがって、セン
スアンプが活性化される。

第６図に示した定電流供給回路３５ｇは、第５図に示し
たトランジスタ４２ないし４５の代わりに、ｐｎｐ　ト
ランジスタ４６および４７と、ｎｐｎトランジスタ４８
および４９とを使用する。

第７図に示した定電流供給回路３５ｈは、第５図に示し
たトランジスタ４４および４５の代わりに、ｎｐｎ　ト
ランジスタ４８および４９を使用する。

第８図に示した定電流供給四路３５ｅも、第４図に示し
たものと同様に、２つのＥＣＬ回路に定電流を供給する
ことができる。この定電流供給回路３５ｅは、基本的に
第７図に示した回路３５ｈが利用されている。ト・ラン
ジスタ４０ａは、ベースがセンスアンプ活性化信号ＳＥ
Ｏ’　を受けるように接続される。トランジスタ４０ｂ
は、ベースがセンスアンプ活性化信号ＳＥＩ’を受ける
ように接続される。

第２図ないし第８図にそれぞれ示された各定電流供給回
路３５ｂないし３５ｅは、第１図に示した回路３５ａと
同様の効果を有することが指摘される。すなわち、これ
らの回路３５ｂないし３５ｈは、電源電圧の変化または
変動により誤った読出動作が行われるのを防ぐことに貢
献する。これに加えて、続出速度が低下されることをも
防ぐことができる。

［発明の効果］ 以上のように、この発明によれば、電源電圧の変化に依
存されない定電圧に基づいて一定の電流を供給する定電
流源を設けたので、電流電圧変換手段における誤った読
出動作の発生が防がれる。

【図面の簡単な説明】

各第１図ないし第８図は、それぞれこの発明の実施例を
示すセンスアンプの回路図である。第９図は、従来のＳ
ＲＡＭのブロック図である。各第１０図および第１１図
は、それぞれ第９図に示したメモリセルの例を示す回路
図である。第１２図は、従来のセンスアンプの回路図で
ある。第１３図は第９図に示した出力バッファの回路図
である。 図において、２０ａ、２０ｂはＩ１０線、２３ａ、２３
ｂは共通データ線、３５ａないし３５ｈは定電流供給回
路、３９は定電流源、９ｏは定電圧発生回路である。 ｙＩ−Ｊ２図 鳥３図 嶌 ｍ−」 第 ０図 第 １図

Claims (1)

1. 【特許請求の範囲】 ２本の信号線間に発生された微少な電位差を増幅するセ
   ンスアンプであって、 前記２本の信号線に接続され、前記２本の信号線間に発
   生された電位差信号を電流信号に変換する電位差電流変
   換手段と、 電源電圧の変化に依存することなく予め定められた一定
   の電圧を発生する定電圧源と、 前記定電圧源から発生された定電圧に基づいて一定の電
   流を発生する定電流源と、 前記センスアンプを活性化するための活性化信号を発生
   する手段とを含み、 前記定電流源は、前記活性化信号に応答して定電流を前
   記電位差電流変換手段に供給し、 前記電位差電流変換手段から出力された電流信号に応答
   して、電圧信号を発生する電流電圧変換手段とを含む、
   センスアンプ。