JPS5851354B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS5851354B2
JPS5851354B2 JP55144161A JP14416180A JPS5851354B2 JP S5851354 B2 JPS5851354 B2 JP S5851354B2 JP 55144161 A JP55144161 A JP 55144161A JP 14416180 A JP14416180 A JP 14416180A JP S5851354 B2 JPS5851354 B2 JP S5851354B2
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JP
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transistors
load
transistor
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JP55144161A
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JPS5769586A (en
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敦志 折谷
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Fujitsu Ltd
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Fujitsu Ltd
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 本発明は、半導体記憶装置特に高密度スタティックＲＡ
Ｍ（ランダムアクセスメモリ）の高速化に関する。
スタティックＲＡＭではメモリの記憶密度が高くなる（
メモリセル数が多くなる）につれてセルおよびデータビ
ット線で消費される電流が増すので、特に高記憶密度Ｒ
ＡＭの場合は一般にデータビット線の消費電流を小さく
するために該ビット線の負荷トランジスタの１７１Ｌを
小にしている。
第１図は従来のスタティックＲＡＭの一例で、ＭＣｏ。
ＭＣ１，・・・・・・はメモリセル、Ｗｏ、Ｗｌ、・・
・・・・はワード線、ＤＢ、ＤＢはデータビット線対、
ＷＤｏ。
ＷＤｌ、・・−・・・はワードデコーダであり、Ｑｌ、
Ｑ２がビット線の負荷ＭＯ８）ランジスタである。
メモリセルＭＣｏ、ＭＣ１，・・・・・・は同一構成で
１．抵抗Ｒ１，Ｒ２およびトランジスタＱ３〜Ｑ６から
なる。
トランジスタＱ５．Ｑ６はドレイン、ゲート間が交叉接
続されたフリップフロップ型の情報記憶部分であり、例
えばＱａ ｖ７ＡＩＪがオンの状態でアドレスＡＤＤに
よりワードデコーダＷＤｏの出力が選択レベルとなると
ワード線Ｗ。
を介して該選択レベルが与えられてトランジスタＱ３．
Ｑ４がオンし、負荷トランジスタＱ２を通してＶＤＤ
Ｑ２−Ｑ４Ｑａ Ｖｓｓの経路で電流が流れる。
この結果ＤＢ＝Ｌとなるが、この時トランジスタＱ５は
オフであるからＤＢ＝Ｈであり、これがセンスアンプ（
図示せず）で検出されてセルＭＣｏの情報が読出される
。
か又るスタティックＲＡＭで、セルＭＣｏの次に逆デー
タのセル例えばＭＣ１を選択する場合は、ビット線ＤＢ
が速やかにＨレベルに充電される必要がある。
ところが高密度化が進み負荷電流を低減するためにトラ
ンジスタＱ１．Ｑ２のｆｍを小さくしていると、Ｌ測の
ビット線ＤＢを速やかにＨレベルに充電することができ
ず、これが時間遅れとなって高速アクセスの妨げとなる
。
本発明は、定常的な消費電流を増大することなく、高速
アクセスを可能とするものである。
本発明は、複数のワード線及びビット線を有し、その交
差部にメモリセルが配列され、該ビット線と電源との間
に負荷が設けられ、選択されたワード線及びビット線の
交差部のメモリセルを選択するようにした半導体記憶装
置において、該ビット線にアドレスの切替わりによるワ
ード線電位の切替わり時に全てのビット線を充電する充
電回路を前記負荷とは別に設けたことを特徴とするが、
以下図示の実施例を参照しながらこれを詳細に説明する
。
第２図は本発明の一実施例を示す要部回路図で、第１図
と同一部分には同一符号が付しである。
本例が第１図と異なる主な点は、ＭＯＳ ）ランジス
タＱ１、〜Ｑ１□・・・・・・からなる高速充電回路を
設けた点である。
トランジスタＱｌｌ〜Ｑ１２は負荷トランジスタＱｌ、
Ｑ２と並列接続され、？胤が大きい高速充電用のトラン
ジスタである。
これに対しトランジスタＱ１４〜Ｑ１７はワード細札、
ｗ、 （図示を省略しているが全てのワード線）のレ
ベルを入力するノアゲートを構成する。
Ｑ１３はその負荷トランジスタであり、高速充電用のト
ランジスタＱ１１゜Ｑ１□は該ノアゲートの出力Ｎで制
御される。
つまり、トランジスタＱ１４〜Ｑ１７が全てオフの場合
に該ノアゲート出力ＮはＨとなりトランジスタＱ１□。
Ｑｌ２をオンにする。
これに対しトランジスタＱ１４〜Ｑ１□の１つでもオン
であればノアゲート出力ＮはＬなのでトランジスタＱｏ
、Ｑｌ２はオフとなる。
尚、トランジスタＱ１□、Ｑ０２は全てのビット線に設
けられ、該ノアゲートを共通にして制御される。
またトランジスタＱ１４ 、Ｑｌ５ （Ｑｔａ 、Ｑｌ
７についても同様）は同一のフード線の一端Ｗ。
と他端ＷＯ’のレベルを検出するもので、これによりワ
ード線上のレベルがその延長方向に遅延する場合でも各
ワード線のどの部分も非選択レベルになるまでトランジ
スタＱ。
、Ｑｌ２はオンせず、逆にワードデコーダの１つが選択
レベルを出せば直ちにトランジスタＱ１□、Ｑ０２をオ
フにする動作が可能となる。
次に第３図の信号波形図を参照しながら動作を説明する
。
同図は時刻ｔ。でワードアドレスＡＤＤがＷ。
からＷｌへ切換った様子を示すもので、ビット線につい
ては継続してＤＢ、ＤＢが選択されているものとする。
セルＭＣｏがＱ５オフ、Ｑ６ オンであったとすれば
時刻ｔ。
でＤＢ＝Ｈ，、ＤＢ＝Ｌであり、またＷ。
＝％’＝Ｈ，Ｗ１＝Ｗ１’ ＝Ｌである。次にアドレス
がＡＤＤ（ｗｏ”）からＡＤＤ（Ｗｌ） に切換わる
と、ワードデコーダＷＤｏの出力Ｗ。
がＨからＬへ変換し、またワードデコーダＷＤ□の出力
Ｗ１ がＬからＨへ変化する。
この時各ワード線の終端Ｗに 、 Ｗ１’はそれぞれ遅
延して変化する。
この結果トランジスタＱ１３〜Ｑ１□からなるノアゲー
トはＷ。
＝Ｌとなる時刻ｔ１で全入力がＬとなるので出力ＮがＨ
となる。
この後時刻ｔ１になるとワードデコーダＷＤ１の出力Ｗ
１が最先にＨとなるので、Ｎ＝Ｌとなる。
この時間帯（１２−１１）はいずれのワード線も選択さ
れない不感帯であるが、本発明ではこの間にノアゲート
の出力Ｎ＝ＨでトランジスタＱ１１．Ｑ１□をオンにし
、等価的に負荷トランジスタＱｌ 、Ｑ２のｆｍを倍加
した形でビット線ＤＢ、ＤＢを急速充電する。
この結果、次に選択されたセルＭＣ１がセルＭＣｏと逆
データであればビット線ＤＢは急速に充電され、時刻ｔ
３でＤＢと交叉する。
第３図ｄに破線で示す曲線ＤＢ’は第１図の従来の回路
によるトランジスタＱ１．Ｑ２だげの充電特性であるが
、これによればＤＢ、ＤＢの交点は時効ｔ４まで遅れる
ので、本発明によりＪｔ＝ｔ４−１３だけ高速化された
ことになる。
しかもトランジスタＱ１ｔ ｔ Ｑｌ２は一般的にしか
オンにならないので、定常的にはトランジスタＱｌ、Ｑ
２だけの負荷電流で済み、消費電流はさほど増加しない
。
以上述べたように、全てのワード線電位が一時的に非選
択レベルとなる微小時間に全ビット線を予備充電する高
速充電回路を設ければ、高密度化に判ないビット線の負
荷トランジスタを小さくする場合でも消費電力をさほど
増加させずに高速アクセスが可能となる。
【図面の簡単な説明】
第１図は従来のスタティックＲＡＭの要部回路図、第２
図および第３図は本発明の一実施例を示す要部回路図お
よび各部信号波形図である。 図中、ＭＣｏ２ＭＣ１はスタティック型メモリセル、Ｗ
Ｄｏ、ＷＤ、はワードデコーダ、Ｗ、 、 Ｗ、はワー
ド線、ＤＢ、ＤＢはビット線、Ｑｌ、Ｑ２は負荷トラン
ジスタ、Ｑｌｌ〜Ｑ１７は急速充電回路を構成するトラ
ンジスタである。

Claims (1)

  1. 【特許請求の範囲】 １ 複数のワード線及びビット線を有し、その交差部に
    メモリセルが配列され、該ビット線と電源との間に負荷
    が設けられ、選択されたワード線及びビット線の交差部
    のメモリセルを選択するようにした半導体記憶装置にお
    いて、該ビット線にアドレスの切替わりによるワード線
    電位の切替わり時に全てのビット線を充電する充電回路
    を前記負荷とは別に設けたことを特徴とする半導体記憶
    装置。 ２ 前記充電回路が、アドレスの切替わりで全てのワー
    ド線が非選択レベルになる時を検出し、全てのビット線
    を充電するようにしてなることを特徴とする特許請求の
    範囲第１項記載の半導体記憶装置。
JP55144161A 1980-10-15 1980-10-15 半導体記憶装置 Expired JPS5851354B2 (ja)

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JP55144161A JPS5851354B2 (ja) 1980-10-15 1980-10-15 半導体記憶装置
DE8181304761T DE3175777D1 (en) 1980-10-15 1981-10-13 Semiconductor memory device
EP81304761A EP0050037B1 (en) 1980-10-15 1981-10-13 Semiconductor memory device
US06/310,975 US4433393A (en) 1980-10-15 1981-10-13 Semiconductor memory device
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JPS5769586A JPS5769586A (en) 1982-04-28
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EP0050037A3 (en) 1984-10-10
EP0050037B1 (en) 1986-12-30
IE812413L (en) 1982-04-15
DE3175777D1 (en) 1987-02-05
IE52691B1 (en) 1988-01-20
JPS5769586A (en) 1982-04-28
EP0050037A2 (en) 1982-04-21

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