JPH04303989A - 厚膜回路基板 - Google Patents
厚膜回路基板Info
- Publication number
- JPH04303989A JPH04303989A JP9343791A JP9343791A JPH04303989A JP H04303989 A JPH04303989 A JP H04303989A JP 9343791 A JP9343791 A JP 9343791A JP 9343791 A JP9343791 A JP 9343791A JP H04303989 A JPH04303989 A JP H04303989A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- paste
- lower conductor
- conductor layer
- dam
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Parts Printed On Printed Circuit Boards (AREA)
- Electroplating Methods And Accessories (AREA)
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は厚膜回路基板に関し、特
に印刷回路と面付けチップ部品等で構成される厚膜回路
基板に関わる。
に印刷回路と面付けチップ部品等で構成される厚膜回路
基板に関わる。
【０００２】
【従来の技術】図２は、従来の厚膜回路基板の断面図を
示す。
示す。
【０００３】図中の１は、アルミナなどの絶縁基板であ
る。この絶縁基板１の表面には、下部導体層２が形成さ
れている。この下部導体層２は、例えば銀−パラジウム
系導体ペ−ストを印刷，焼成することにより形成される
。前記下部導体層２の一部上には、絶縁体層３が形成さ
れている。前記絶縁基板１上には、所定の下部導体層２
とオ−バ−ラップするように抵抗体層４が形成されてい
る。前記絶縁基板１上には、一部が前記下部導体層２の
一部とオ−バ−ラップするように上部導体層５が印刷に
より形成されている。前記下部導体層２の一部は接続パ
ッド２ａとなっており、この接続パッド２ａを除いた部
分には半田レジスト層６が設けられている。この半田レ
ジスト層６が存在しない前記接続パッド２ａ上には、半
田ペ−スト層７が印刷等により設けられている。ここで
、前記半田レジスト層６としては、通常ガラスペ−スト
や樹脂ペ−ストを使用している。前記半田ペ−スト層７
上には、チップ部品８が搭載されている。
る。この絶縁基板１の表面には、下部導体層２が形成さ
れている。この下部導体層２は、例えば銀−パラジウム
系導体ペ−ストを印刷，焼成することにより形成される
。前記下部導体層２の一部上には、絶縁体層３が形成さ
れている。前記絶縁基板１上には、所定の下部導体層２
とオ−バ−ラップするように抵抗体層４が形成されてい
る。前記絶縁基板１上には、一部が前記下部導体層２の
一部とオ−バ−ラップするように上部導体層５が印刷に
より形成されている。前記下部導体層２の一部は接続パ
ッド２ａとなっており、この接続パッド２ａを除いた部
分には半田レジスト層６が設けられている。この半田レ
ジスト層６が存在しない前記接続パッド２ａ上には、半
田ペ−スト層７が印刷等により設けられている。ここで
、前記半田レジスト層６としては、通常ガラスペ−スト
や樹脂ペ−ストを使用している。前記半田ペ−スト層７
上には、チップ部品８が搭載されている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
厚膜回路基板によれば、以下に述べる問題点を有してい
た。 （１） 半田レジスト層６の形成に際してパタ−ンファ
イン化が要求されているが、半田レジスト層６は印刷に
より形成するため、限界があり、歩留り低下の原因の一
つである。 （２） 半田レジスト層６は印刷面積が比較的広いこと
、及び形成条件が他の層と異なることから、コストアッ
プを招く。また、半田レジスト層６の形成条件が他の層
と異なるため、専用設備等が必要となり、やはりコスト
アップを招く。
厚膜回路基板によれば、以下に述べる問題点を有してい
た。 （１） 半田レジスト層６の形成に際してパタ−ンファ
イン化が要求されているが、半田レジスト層６は印刷に
より形成するため、限界があり、歩留り低下の原因の一
つである。 （２） 半田レジスト層６は印刷面積が比較的広いこと
、及び形成条件が他の層と異なることから、コストアッ
プを招く。また、半田レジスト層６の形成条件が他の層
と異なるため、専用設備等が必要となり、やはりコスト
アップを招く。
【０００５】本発明は上記事情に鑑みてなされたもので
、半田レジスト層の印刷面積を従来と比べ大きく減少さ
せてパタ−ンファイン化を実現して歩留り向上を図ると
ともに、半田レジスト層の材料の減少，専用設備を不要
にしてコスト低減を図りうる厚膜回路基板を提供するこ
とを目的とする。
、半田レジスト層の印刷面積を従来と比べ大きく減少さ
せてパタ−ンファイン化を実現して歩留り向上を図ると
ともに、半田レジスト層の材料の減少，専用設備を不要
にしてコスト低減を図りうる厚膜回路基板を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】本発明は、絶縁基板と、
この絶縁基板上に形成された複数の下部導体層と、この
下部導体層の一部上に半田レジスト層を介して形成され
たチップ部品と、前記半田レジスト層の周囲の前記下部
導体層を含む前記絶縁基板上に形成されたダム層と、前
記下部導体層の一部上に絶縁体層を介して形成された上
部導体層を具備し、前上部導体層及び前記ダム層は、夫
々導電性材料を含む半田濡れ性の悪い導電性ペ−ストも
しくは絶縁ペ−ストを印刷，焼成することにより得られ
る印刷層であることを特徴とする厚膜回路基板である。
この絶縁基板上に形成された複数の下部導体層と、この
下部導体層の一部上に半田レジスト層を介して形成され
たチップ部品と、前記半田レジスト層の周囲の前記下部
導体層を含む前記絶縁基板上に形成されたダム層と、前
記下部導体層の一部上に絶縁体層を介して形成された上
部導体層を具備し、前上部導体層及び前記ダム層は、夫
々導電性材料を含む半田濡れ性の悪い導電性ペ−ストも
しくは絶縁ペ−ストを印刷，焼成することにより得られ
る印刷層であることを特徴とする厚膜回路基板である。
【０００７】本発明において、絶縁基板の材料としては
、例えばアルミナなどのセラミックが挙げられる。
、例えばアルミナなどのセラミックが挙げられる。
【０００８】本発明において、下部導体層の材料として
は、例えば銀−パラジウム系導電性材料等が挙げられる
。
は、例えば銀−パラジウム系導電性材料等が挙げられる
。
【０００９】本発明において、上部導体層及びダム層の
材料としては、銀−パラジウム系等の導電性材料が挙げ
られ、この導電性材料を含む導電性ペ−ストは半田濡れ
性が悪いことが必要である。
材料としては、銀−パラジウム系等の導電性材料が挙げ
られ、この導電性材料を含む導電性ペ−ストは半田濡れ
性が悪いことが必要である。
【００１０】
【作用】本発明においては、半田レジスト層を囲むダム
層と上部導体層は同じ材料を用いて作成され、濡れ性の
悪い導電性材料を含む濡れ性の悪い導体ペ−ストを所定
の位置に印刷した後、焼成，乾燥することにより形成さ
れる。こうした導体ペ−ストを用いることにより、半田
レジスト層（ダム層）の高さと共に接続パット部以外へ
の半田の流れが防止される。
層と上部導体層は同じ材料を用いて作成され、濡れ性の
悪い導電性材料を含む濡れ性の悪い導体ペ−ストを所定
の位置に印刷した後、焼成，乾燥することにより形成さ
れる。こうした導体ペ−ストを用いることにより、半田
レジスト層（ダム層）の高さと共に接続パット部以外へ
の半田の流れが防止される。
【００１１】
【実施例】図１は本発明の一実施例に係る厚膜回路基板
の断面図である。図中の１１は、アルミナなどの絶縁基
板である。この絶縁基板１１の表面には、下部導体層１
２（１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ）が形成
されている。この下部導体層１２は、例えば銀−パラジ
ウム系導体ペ−ストを印刷，焼成することにより形成さ
れる。前記下部導体層１２ｄ上には、絶縁体層１３が絶
縁ペ−ストを印刷，焼成することにより形成されている
。前記絶縁基板１１上には、下部導体層１２ａ，１２ｂ
にまたぐように抵抗体層１４が形成されている。前記絶
縁基板１１上には、一部が前記下部導体層１２ｃ，１２
ｅと接続して絶縁体層１３をまたぐように上部導体層１
５が形成されている。前記下部導体層１２ｂ，１２ｃを
含む前記絶縁基板１１上には枠状の半田レジスト層（ダ
ム層）１６が形成され、このダム層１６の内側に半田ペ
−スト層１７が形成されている。なお、この半田ペ−ス
ト１７の接続する前記下部導体層部分がチップ部品用接
続パッドとなる。この半田ペ−スト層１７には段差部が
形成され、この段差部に両端がまたがるようにチップ部
品１８が搭載されている。
の断面図である。図中の１１は、アルミナなどの絶縁基
板である。この絶縁基板１１の表面には、下部導体層１
２（１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ）が形成
されている。この下部導体層１２は、例えば銀−パラジ
ウム系導体ペ−ストを印刷，焼成することにより形成さ
れる。前記下部導体層１２ｄ上には、絶縁体層１３が絶
縁ペ−ストを印刷，焼成することにより形成されている
。前記絶縁基板１１上には、下部導体層１２ａ，１２ｂ
にまたぐように抵抗体層１４が形成されている。前記絶
縁基板１１上には、一部が前記下部導体層１２ｃ，１２
ｅと接続して絶縁体層１３をまたぐように上部導体層１
５が形成されている。前記下部導体層１２ｂ，１２ｃを
含む前記絶縁基板１１上には枠状の半田レジスト層（ダ
ム層）１６が形成され、このダム層１６の内側に半田ペ
−スト層１７が形成されている。なお、この半田ペ−ス
ト１７の接続する前記下部導体層部分がチップ部品用接
続パッドとなる。この半田ペ−スト層１７には段差部が
形成され、この段差部に両端がまたがるようにチップ部
品１８が搭載されている。
【００１２】上記構成の厚膜回路基板は、次のようにし
て形成する。まず、絶縁基板１１の表面に例えば銀−パ
ラジウム系導体ペ−ストを印刷，焼成して、下部導体層
１２ａ〜１２ｅを形成する。つづいて、下部導体層１２
ｄ上に絶縁体ペ−ストを印刷，焼成して、絶縁体層１３
を形成する。次に、前記下部導体層１２ｄをまたぐよう
に抵抗体ペ−ストを印刷・乾燥する。ひきつづき、下部
導体層１２ａ，１２ｂのチップ部品用接続パッドに近接
した部分に、導体ペ−ストを印刷，乾燥させ抵抗体ペ−
ストと同時に焼成し、抵抗体層１４，上部導体層１５及
び枠状のダム層１６を形成する。更に、ダム層１６の枠
内のチップ部品用接続パッドに半田ペ−スト層１７を印
刷等により形成し、その半田ペ−スト形成部がチップ部
品１８などの電極となるようにチップ部品１８を搭載し
、リフロ−半田つけ等により半田付けし、チップ部品１
８などと接続パッドを接続し、固定させて、厚膜回路基
板を製造する。なお、前記上部導体層印刷の際には、特
に半田濡れ性の悪い導体ペ−ストを使用し、半田レジス
トの高さと共に接続パッド部以外への半田の流れを防止
する。
て形成する。まず、絶縁基板１１の表面に例えば銀−パ
ラジウム系導体ペ−ストを印刷，焼成して、下部導体層
１２ａ〜１２ｅを形成する。つづいて、下部導体層１２
ｄ上に絶縁体ペ−ストを印刷，焼成して、絶縁体層１３
を形成する。次に、前記下部導体層１２ｄをまたぐよう
に抵抗体ペ−ストを印刷・乾燥する。ひきつづき、下部
導体層１２ａ，１２ｂのチップ部品用接続パッドに近接
した部分に、導体ペ−ストを印刷，乾燥させ抵抗体ペ−
ストと同時に焼成し、抵抗体層１４，上部導体層１５及
び枠状のダム層１６を形成する。更に、ダム層１６の枠
内のチップ部品用接続パッドに半田ペ−スト層１７を印
刷等により形成し、その半田ペ−スト形成部がチップ部
品１８などの電極となるようにチップ部品１８を搭載し
、リフロ−半田つけ等により半田付けし、チップ部品１
８などと接続パッドを接続し、固定させて、厚膜回路基
板を製造する。なお、前記上部導体層印刷の際には、特
に半田濡れ性の悪い導体ペ−ストを使用し、半田レジス
トの高さと共に接続パッド部以外への半田の流れを防止
する。
【００１３】しかして、上記実施例によれば、以下に述
べる利点を有する。 （１） 半田レジスト層（ダム層）１６をチップ部品１
８が搭載される下部導体層１２ｂ，１２ｃを含む絶縁基
板１１上にのみ選択的に設けるため、従来の半田レジス
ト層と比較して、印刷面積が大きく減少し、パタ−ンの
ファイン化を実現できる。従って、歩留りが向上すると
ともに、作業効率が向上する。
べる利点を有する。 （１） 半田レジスト層（ダム層）１６をチップ部品１
８が搭載される下部導体層１２ｂ，１２ｃを含む絶縁基
板１１上にのみ選択的に設けるため、従来の半田レジス
ト層と比較して、印刷面積が大きく減少し、パタ−ンの
ファイン化を実現できる。従って、歩留りが向上すると
ともに、作業効率が向上する。
【００１４】（２） ダム層１６の印刷面積が減少した
ため、材料コストを低減できる。 （３） 上部導体層１５とダム層１６を同時に形成でき
るため、工数の削減を図ることができ、従来の設備を共
用化できる。
ため、材料コストを低減できる。 （３） 上部導体層１５とダム層１６を同時に形成でき
るため、工数の削減を図ることができ、従来の設備を共
用化できる。
【００１５】なお、上記実施例では、導電性ペ−ストを
使用した印刷層を形成する場合について説明したが、下
部導体層を絶縁する絶縁体，ペ−ストを印刷焼成して形
成された印刷層を使用しても良い。
使用した印刷層を形成する場合について説明したが、下
部導体層を絶縁する絶縁体，ペ−ストを印刷焼成して形
成された印刷層を使用しても良い。
【００１６】
【発明の効果】以上詳述した如く本発明によれば、上部
導体層と前記ダム層をともに同じ材料で半田濡れ性の悪
い導電性材料を含む導体ペ−ストにより形成することに
より、半田レジスト層の印刷面積を大きく減少させてパ
タ−ンファイン化を実現して歩留り向上を図るとともに
、半田レジスト層の材料の減少，専用設備を不要にして
コスト低減を図りうる厚膜回路基板を提供できる。
導体層と前記ダム層をともに同じ材料で半田濡れ性の悪
い導電性材料を含む導体ペ−ストにより形成することに
より、半田レジスト層の印刷面積を大きく減少させてパ
タ−ンファイン化を実現して歩留り向上を図るとともに
、半田レジスト層の材料の減少，専用設備を不要にして
コスト低減を図りうる厚膜回路基板を提供できる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る厚膜回路基板の断面図
。
。
【図２】従来の厚膜回路基板の断面図。
１１…絶縁基板、１２ａ〜１２ｅ…下部導体層、１３…
絶縁体層、１４…抵抗体層、１５…上部導体層、１６…
半田レジスト層（ダム層）、１７…半田ペ−スト層、１
８…チップ部品。
絶縁体層、１４…抵抗体層、１５…上部導体層、１６…
半田レジスト層（ダム層）、１７…半田ペ−スト層、１
８…チップ部品。
Claims (1)
- 【請求項１】 絶縁基板と、この絶縁基板上に形成さ
れた複数の下部導体層と、この下部導体層の一部上に半
田レジスト層を介して形成されたチップ部品と、前記半
田レジスト層の周囲の前記下部導体層を含む前記絶縁基
板上に形成されたダム層と、前記下部導体層の一部上に
絶縁体層を介して形成された上部導体層を具備し、前上
部導体層及び前記ダム層は、夫々導電性材料を含む半田
濡れ性の悪い導電性ペ−ストもしくは絶縁ペ−ストを印
刷，焼成することにより得られる印刷層であることを特
徴とする厚膜回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9343791A JPH04303989A (ja) | 1991-03-30 | 1991-03-30 | 厚膜回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9343791A JPH04303989A (ja) | 1991-03-30 | 1991-03-30 | 厚膜回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04303989A true JPH04303989A (ja) | 1992-10-27 |
Family
ID=14082296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9343791A Pending JPH04303989A (ja) | 1991-03-30 | 1991-03-30 | 厚膜回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04303989A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL1004651C2 (nl) * | 1996-11-29 | 1998-06-03 | Nedcard | Werkwijze voor het inkapselen van een chip op een drager. |
-
1991
- 1991-03-30 JP JP9343791A patent/JPH04303989A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL1004651C2 (nl) * | 1996-11-29 | 1998-06-03 | Nedcard | Werkwijze voor het inkapselen van een chip op een drager. |
| WO1998023427A1 (en) * | 1996-11-29 | 1998-06-04 | Nedcard | Method for encapsulating a chip on a carrier |
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